• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.675-679
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• 2001

본 논문에서는 다중경로 레일리 페이딩 채널에서의 슬롯 ALOHA 광대역 DS-CDMA 시스템과 슬롯 ALOHA Multi-Carrier DS-CDMA 시스템의 throughput을 유도하였다. 다중경로 레일리 페이딩 채널을 빠른 (fast) 페이딩과 느린 (slow) 페이딩 채널로 구분하고, 이를 광대역 DS-CDMA 시스템과 Multi-Carrier DS-CDMA 시스템에서 패킷 길이 (N$_{d}$ 에 따라 비교, 검토하였다. 그 결과, Multi-Carrier DS-CDMA 시스템은 동일한 대역폭을 사용하는 광대역 DS-CDMA 보다 시스템 용량은 감소하였으나 시스템의 throughput 면에서 보다 좋음을 알 수 있었다. 또한 빠른 레일리 페이딩 채널에서는 Multi-Carrier DS-CDMA 시스템의 패킷 길이를 소형화하여 전송함으로서 throughput을 높이는 것이 효과적이며, 느린 레일리 페이딩 환경에서는 Multi-Carrier DS-CDMA 시스템의 시스템 용량을 증가시키거나, 패킷 길이를 적정하게 길게 하는 것이 효과적이다.

• 대한전자공학회논문지SD
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• 제42권3호
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• pp.1-8
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• 2005

본 논문에서는 $0.1\;{\mu}m$ 이하의 게이트 길이를 갖는 MHEMT의 DC 및 RF 특성을 상용 시뮬레이터인 ISE-TCAD tool을 이용하여 결과를 고찰하였다. 이후 MHEMT의 게이트 길이와, 소스-드레인 간격 및 채널 두께를 변화시켜 가면서 소자의 수평, 수직 Scaling효과가 소자 특성에 미치는 영향을 비교하였으며, 게이트 길이 $(L_g)$가 $0.1\;{\mu}m$ 이하로 감소함에 따라 $g_{m,max}$가 같이 감소하는 현상에 대해서 논의해 보았다. 또한 이 현상을 가지고 소자의 횡적, 종적 파라미터의 scaling 효과에 대한 모델을 제시 했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.295-298
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• 1999

AlGaAs/InGaAs power P-HEMTS (Pseudo-morphic High Electron Mobility Transistors) with 1.0-${\mu}{\textrm}{m}$ gate length for PCS applications have been fabricated. We adopted single heterojunction P-HEMT structure with two Si-delta doped layer to obtain higher current density. It exhibits a maximum current density of 512㎃/mm, an extrinsic transconductance of 259mS/mm, and a gate to drain breakdown voltage of 12.0V, respectively. The device exhibits a power density of 657㎽/mm, a maximum power added efficiency of 42.1%, a linear power gain of 9.85㏈ respectively at a drain bias of 6.0V, gate bias of 0.6V and an operation frequency of 1.765㎓.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.601-604
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• 2002

In this paper, the timing do-skew modeling for a high speed logic tester channels is developed. The time delay of each channel in a logic tester are different from other channels and it can produce timing error in a test. To get the best timing accuracy in the test with a logic tester, the timing skew must be compensated. The timing skew of channels is due to the difference of time delay of pin-electronics devices composing channels and length of metal line placed on PCB. The expected timing difference of channels can be calculated according to the specifications of pin electronics devices and strip line modeling of PCB. With the calculated delay time, the timing skew compensation circuit has been designed. With the timing skew compensation circuit, the timing calibration of a logic tester can be peformed easily and automatically without other time measuring instruments. The calibration method can then be directly applied to logic testers in mass production lines.

• 대한전자공학회논문지
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• 제19권4호
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• pp.38-48
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• 1982

본 논문에서는 적응 델타 변조기 (ADM)를 A/D 변환기로 사용하는 FIR ADM 디지탈 필터의 성능과 구현 방법을 연구하였다. 이 필터는 지금까지 사용되는 PCM 필터와는 달리 승산이 필요 없을 뿐만 아니라 또한 저전력 소모, 크기 및 가격면 등에서 여러 가지 장점이 있다. 필터의 성능 해석을 위하여 필터의 mean-squared error의 식과 원하는 성능을 갖기 위한 필터의 word Length의 식을 유도하였고 이를 computer simulation에 의해서 입증하였다. 또한 디지탈 필터의 성능을 최적화 하기 위해서 parameter값들을 simulation에 의해서 최적화 하였다. 마지막으로 단일 및 다수의 신호를 동시에 처리할 수 있는 FIR ADM 디지탈 필터의 설계에 관해서 고찰하였다.

• 한국정보통신학회논문지
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• 제13권11호
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• pp.2373-2377
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• 2009

본 연구에서는 3차원 포아송방정식을 이용하여 FinFET의 문턱전압특성을 분석하였다. FinFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행중에 있다. 이에 FinFET에서 단채널효과로서 잘 알려진 문턱 전압이하 스윙 및 문턱 전압 등을 3차원 포아송방정식의 분석학적 모델로 분석하고자 한다. 나노소자인 FinFET의 구조적 특성을 고찰하기 위하여 채널의 두께, 길이, 폭 등의 크기요소에 따라 분석하였다. 본 논문에서 사용한 분석학적 3차원 포아송방정식의 포텐셜모델 및 전송모델은 여러 논문에서 3차원 수치해석학적 값과 비교하여 그 타당성이 입증되었으므로 이 모델을 이용하여 FinFET의 문턱전압특성 및 문턱전압이하 특성을 분석하였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2005년도 6th 2005 International Conference on Computers, Communications and System
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• pp.99-102
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• 2005

In the paper, a proposed VCO based on bondwire inductances and nMOS varactors was implemented in a standard $0.25\;{\mu}m$ CMOS process. Using the new drain current model and a propagation delay time model equations, the operation speed of CMOS gate will predict the dependence on the load capacitance and the depth of oxide, threshold voltage, the supply voltage, the channel length. This paper describes the result of simulation which calculated a gate propagation delay time by using new drain current model and a propagation delay time model. At the result, When the reverse bias voltage on the substrate changes from 0 voltage to 3 voltage, the propagation delay time is appeared the delay from 0.8 nsec to 1 nsec. When the reverse voltage is biased on the substrate, for reducing the speed delay time, a supply voltage has to reduce. The $g_m$ value of MOSFET is calculated by using new drain current model.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2009년도 정보통신설비 학술대회
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• pp.190-196
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• 2009

In this paper, performance of a turbo-coded OFDM system is analyzed and simulated in a power line communication channel. Since the power line communication system typically operates in a hostile environment, turbo code has been employed to enhance reliability of transmitted data. The performance is evaluated in terms of bit error probability. As turbo decoding algorithms, MAP (maximum a posteriori), Max-Log-MAP, and SOVA (soft decision Viterbi output) algorithms are chosen and their performances are compared. From simulation results, it is demonstrated that Max-Log-MAP algorithm is promising in terms of performance and complexity. It is shown that performance is substantially improved by increasing the number of iterations and interleaver length of a turbo encoder. The results in this paper can be applied to OFDM-based high-speed power line communication systems.

• 정보저장시스템학회:학술대회논문집
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• 정보저장시스템학회 2005년도 추계학술대회 논문집
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• pp.56-58
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• 2005

To illustrate an application of the field effect transistor (FET) structure, this study suggests a new cantilever, using atomic force microscopy (AFM), for sensing surface potentials in nanoscale. A combination of the micro-electromechanical system technique for surface and bulk and the complementary metal oxide semiconductor process has been employed to fabricate the cantilever with a silicon-on-insulator (SOI) wafer. After the implantation of a high-ion dose, thermal annealing was used to control the channel length between the source and the drain. The basic principle of this cantilever is similar to the FET without a gate electrode.

• 한국유체기계학회 논문집
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• 제11권4호
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• pp.14-21
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• 2008

The prediction for gaseous leak flows through a narrow crack is important for a leak-before-break (LBB) analysis. Therefore, the methodology to obtain the flow characteristics of gaseous leak flow in a narrow crack for the wide range by using the product of friction factor and Reynolds number correlations (fRe) for a micro-channel is developed and presented. The correlation applied here was proposed by the previous study. The fourth-order Runge-Kutta method was employed to integrate the nonlinear ordinary differential equation for the pressure and the regular-Falsi method was also employed to find the inlet Mach number. A narrow crack whose opening displacement ranges from 10 to $100{\mu}m$ with a crack length in the range from 2 to 200mm was chosen for sample prediction. The present results are compared with both numerical simulation results and available experimental measurements. The results are in excellent agreement with them. The leak flow rate can be approximately predicted by using proposed methodology.