• 전기학회논문지
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• 제59권9호
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• pp.1611-1614
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• 2010

The explosion of a nuclear weapon radiates a gamma-ray in the form of a transient pulse. If the gamma-ray introduces to semiconductor devices, much Electron-Hole Pairs(EHPs) are generated in depletion region of the devices[7]. as a consequence of that, high photocurrent is created and causes upset, latchup and burnout of semiconductor devices[8]. This phenomenon is known for Transient Radiation Effects on Electronics(TREE), also called dose-rate effects. In this paper 3D structure of inverter and NAND gate device was designed and transient pulse gamma-ray was modeled. So simulation for transient radiation effect on inverter and NAND gate was accomplished and mechanism for upset and latchup was analyzed.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.140-141
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• 2006

Background doping concentration (BDC) is proven to be a critical factor to affect the high current behavior of the extended drain NMOSFET (EDNMOS) devices. The EDNMOS device with low BDC suffers from strong snapback in the high current region, which results in poor electrostatic discharge (ESD) protection performance and high latchup risk. However, the strong snapback can be avoided in the EDNMOS device with high BDC. This implies that both the good ESD protection performance and the latchup immunity can be realized in terms of the EDNMOS by properly controlling its BDC.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.1023-1026
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• 2013

위 펄스형 방사선에 노출된 전자장비는 전자소자 내부에서 발생되는 전자-정공쌍(EHP)과 이들이 형성한 순간 광전류로 Upset, Latchup, Burn out 과 같은 다양한 피해를 입게 된다. 이와같은 손상은 군무기체계나 우주항공 장비의 경우 군전력 손실이나 장비의 기능정지로 나타나 국가적으로 큰 손실을 초래할 수 있다. 본 연구에서는 펄스형 감마방사선으로 부터 전자장비/소자를 보호하기 위한 방호기술개발의 일환으로 '방사선 감지 및 제어장치'를 구현하고 대표적으로 군장비에 사용되는 전자소자에 대한 기능검증을 시도하였다. 펄스 방사선에 Latchup 및 Burn out 손상특성을 나타내는 LM118 소자에 개발한 '방사선 감지 및 제어장치'를 적용하여 펄스방사선 조사시험을 수행한 결과 LM118이 안전하게 보호됨을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.178-179
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• 2005

ESD(Electrostatic Discharge) 보호에 응용되는 소자는 ESD가 발생했을 때, 빠르게 턴-온되어 외부로부터 EOS(Electric OverStress)를 차단함으로서 집적회로 내부의 코어를 보호해 주어야 한다. 이러한 기능에 충실한 LVTSCR(Low-Voltage Silicon Controlled Rectifier)은 트리거링 전압을 기존의 SCR보다 낮추어 ESD에 대해 민감한 반응을 할 수 있도록 개선한 소자이다. 그러나 트리거링 전압을 낮추면서 래치업 전압 또한 낮아지는 특성이 trade-off 관계로 맞물려 있어, LVTSCR의 단점인 낮은 래치업 전압을 효과적으로 다루는 것이 큰 이슈가 되고 있다. 본 논문에서는 LVTSCR의 ESD 보호에 대한 응용시 발생 가능한 래치업을 차폐하는 회로적 방법을 제시하였다. 제시된 새로운 구조의 차폐회로는 LVTSCR에서 래치업이 발생했을 때, 천이 전류를 감지하여 래치업이 발생되는 소자에 대한 전원을 스스로 차폐시켜 래치업에 대한 안정성을 시뮬레이션으로 검증하였다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.1-6
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• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2005년도 춘계 학술대회
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• pp.63-66
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• 2005

A soft error rate neutrons is a growing problem for integrated circuits with technology scaling. In the acceleration test with high-density neutron beam, a latch-up prohibits accurate estimations of the soft error rate (SER). This paper presents results of analysis for the latch-up characteristics in the circumstance corresponding to the acceleration SER test for SRAM. Simulation results, using a two-dimensional device simulator, show that the deep p-well structure has better latch-up Immunity compared to normal twin and triple well structures. In addition, it is more effective to minimize the distance to ground power compared with controlling a path to the $V_{DD}$ power.

• 전기학회논문지
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• 제62권10호
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• pp.1421-1424
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• 2013

The electronic equipment which is exposed to high level pulsed radiation is damaged by Upset, Latchup, and Burnout. Those damages come from the instantaneous photocurrent from electron-hole pairs generated in itself. Such damages appear as losses of a power in military weapon system or as a blackout in aerospace equipment and eventually caused in gross loss of national power. In this paper, we have implemented a RDC(Radiation detection and control module) as a part of the radiation protection technology of the electronic equipment or devices from the pulsed gamma radiation. The RDC, which is composed of pulsed gamma-ray detection sensor, signal processors, and pulse generator, is designed to protect the an important electronic circuits from the a pulse radiation. To verify the functionality of the RDC, LM118s, which had damaged by the pulse radiation, were tested. The test results showed that the test sample applied with the RDC was worked well in spite of the irradiation of a pulse radiation. Through the experiments we could confirm that the radiation protection technology implemented with the RDC had the functionality of radiation protection for the electronic devices.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2011년도 추계학술논문집 2부
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• pp.660-663
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• 2011

우주방사선이나 과도펄스(Transient Radiation) 형태의 감마 방사선이 반도체에 조사되면 소자 내부에서 짧은 시간에 다량의 전하가 생성된다. 이 전하들과 증폭된 과전류는 소자의 고장(Upset, Latchup)과 오동작을 유발시키게 되고 나아가 전자부품이 소진(Burnout)되는 직접적인 원인이 된다. 본 연구에서는 이러한 핵폭 방출 과도방사선에 대한 전자부품/장비의 내방사선관련 기초연구로 군전자부품의 감마-과도방사선에 대한 피해분석 시험을 수행하고 나아가 과도방사선 방호기술 체계구축의 필요성에 대해 논하였다. 과도펄스 방사선시험은 군용으로 분류된 반도체 칩을 대상으로 포항 전자빔가속기를 사용하였다. 핵폭발 방출 과도방사선을 모사하기 위해 감마선 변환장치를 MCNP 설계를 통해 제작하고 단일모드의 마이크로초 단위 감마펄스 방사선을 방출시켜 시험대상 칩을 부착한 시험보드에 조사하는 과정으로 실험을 진행하였다. 온라인 고속 측정장치를 통한 전자소자의 과도방사선시험에서 다양한 피해현상을 측정할 수 있었고, 열상카메라 촬영을 통하여 과열상태를 관측함으로써 피해현상의 검증과 더불어 소진현상으로의 전개 가능성을 확인하였다.

• 한국통신학회논문지
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• 제17권8호
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• pp.898-907
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• 1992

본 논문은 latch-up의 가능성을 최소화하는 여러가지 방법 중 공정이나 재질 변겨에 의한 방법이 아닌, mask의 layout 변경에 의한 latch-up 최소화 방법에 대하여 기술하였다. 기존의 공정이나 재질 변경에 의한 방법이 어려운 공정이나 특수 시설 사용을 전제로 하고 있는 반면, mask의 layout 변경에 의한 방법은 기존의 공정을 그대로 사용할 수 있는 장점을 갖고 있다. Layout 변경에 의한 latch-up 최소화 방법 수행을 위하여 substrate의 N+와 S-W접합(substrate-well 접합 )사이의 거리를 a, S-W 접합에서 well의 P+까지의 거리를 b로 하여 a와 b가 다른 6개의 latch-up model과 guard ring 구조를 갖는 3개의 latch-up 모델을 만들어 latch-up관련 변수에 대하여 비교 검토 하였다.