• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권1호
• /
• pp.8-14
• /
• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 한국전자통신학회논문지
• /
• 제7권1호
• /
• pp.117-124
• /
• 2012

본 논문에서는 cycle-4를 쉽게 피하고 가변 부호율과 길이로 접근할 수 있게 하는 순환 치환 행렬(CPM; circulant permutation matrix)을 토대로 한 간단한 패리티 검사 행렬의 구성 방법을 제안한다. 결과적으로 부행렬 연산은 여러 CPM들의 곱셈으로 처리될 수 있으며 LDPC 부호화 계산은 매우 간단하게 수행된다. 또한 LDPC 부호의 고속 부호화 문제를 고려한다. 제안한 설계는 정규, 비정규 LDPC 부호 둘 다를 위한 간단한 행렬 연산에 근거한 고속 부호화를 가능하게 한다.

• 한국정보통신학회논문지
• /
• 제19권11호
• /
• pp.2637-2642
• /
• 2015

Low-density parity-check(LDPC) 코드는 그 탁월한 에러 정정 능력으로 인해 많은 통신 표준에서 사용되고 있다. 여러 종류의 LDPC 코드 중 quasi-cyclic LDPC(QC-LDPC) 코드가 많이 사용되는데 QC-LDPC 코드의 복호기에는 여러 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)가 필요하다. MSCS의 구현 방법 중 Benes 네트워크에 기반한 구조가 많이 사용되는데, rotation할 데이터의 개수가 3의 배수일 경우에는 $3{\times}3$ 스위치가 필요하다. 이 논문에서는 기존의 제어 신호 생성에 비해 복잡도가 줄어든 생성법과 기존의 $3{\times}3$ 스위치 구조 보다 더 빨리 동작할 수 있는 $3{\times}3$ 스위치 구조를 제안한다. IEEE 802.16e WiMAX 표준에서 사용되는 QC-LDPC 코드 복호기의 MSCS 에 적용하여 지연 시간을 8.7% 정도 줄이고 면적도 조금 감소시켰다.

• 한국통신학회논문지
• /
• 제33권4C호
• /
• pp.299-304
• /
• 2008

수직자기기록 채널에서는 PRML(Partial-Response Maximum Likelihood) 검출방법이나 NPML(Noise-Predictive Maximum Likelihood) 검출방법을 이용한 방식으로 더 이상의 성능 향상을 기대하기 힘들게 되었다. 따라서 LDPCO(Low-Density Parity-Check) 부호를 이용한 성능의 향상을 기대하게 되었는데, 본 논문에서는 메시지 전달 방식을 이용한 채널 검출기와 LDPC 부호를 결합시켜 병렬적으로 채널 반복복호를 수행하여 수직자기기록 채널에서의 성능을 보았다. 또한 메시지 전달 방식의 채널 검출기의 구현 복잡도를 근사화 방식을 이용하여 간단히 하였다.

• 한국통신학회논문지
• /
• 제32권9C호
• /
• pp.801-809
• /
• 2007

LDPC 부호는 4G 이동통신 시스템에 적합한 오류 정정 부호이다. 그러나 알고리듬의 특성상 좋은 BER 성능을 위해서는 반복 복호에 의한 많은 연산량이 요구된다. 본 논문에서는 복호지연과 전력 소모에 대한 복호기의 성능을 증가시키기 위하여 반복 복호 횟수를 줄이는 알고리듬에 대하여 제안한다. 제안된 알고리듬은 현재 LLR 복호값과 이전 LLR 복호값 사이의 변화를 측정하고 변화 방향을 예측하며, 패리티 검사식을 만족시켜 수렴속도를 높이도록 LLR 값의 sign 비트를 반전시킨다. 실험결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 약 33% 정도 줄이는 것이 가능하며 감소된 반복 복호 횟수에 비례하여 소모 전력도 감소시킬 수 있다.

• Journal of Electrical Engineering and Technology
• /
• 제12권3호
• /
• pp.1262-1270
• /
• 2017

Among various decoding algorithms of low-density parity-check (LDPC) codes, the min-sum (MS) algorithm and its modified algorithms are widely adopted because of their computational simplicity compared to the sum-product (SP) algorithm with slight loss of decoding performance. In the MS algorithm, the magnitude of the output message from a check node (CN) processing unit is decided by either the smallest or the next smallest input message which are denoted as min1 and min2, respectively. It has been shown that multiplying a scaling factor to the output of CN message will improve the decoding performance. Further, Zhong et al. have shown that multiplying different scaling factors (called a 2-dimensional scaling) to min1 and min2 much increases the performance of the LDPC decoder. In this paper, the simplified 2-dimensional scaled (S2DS) MS algorithm is proposed. In the proposed algorithm, we figure out a pair of the most efficient scaling factors which multiplications can be replaced with combinations of addition and shift operations. Furthermore, one scaling operation is approximated by the difference between min1 and min2. The simulation results show that S2DS achieves the error correcting performance which is close to or outperforms the SP algorithm regardless of coding rates, and its computational complexity is the lowest comparing to modified versions of MS algorithms.

• Journal of Communications and Networks
• /
• 제14권4호
• /
• pp.429-433
• /
• 2012

In this paper, we consider nonbinary quasi-cyclic low-density parity-check (QC-LDPC) codes and propose a method to design multiple rate codes with either fixed information bit length or block bit length, tailored to different scenarios in wireless applications. We show that the proposed codes achieve good performance over a broad range of code rates.

• 전자공학회논문지CI
• /
• 제43권5호
• /
• pp.68-75
• /
• 2006

멀티미디어 핑거프린팅은 각각의 유저에게 배포되어지는 디지털 콘텐츠마다 고유한 정보를 가지게 만듦으로써 불법적으로 콘텐츠를 배포하는 사용자로부터 멀티미디어 콘텐츠를 보호한다. 또한, 핑거프린팅 기법은 대칭적이나 비대칭적인 기법과 달리 사용자만이 핑거프리트가 삽입된 데이터를 알 수 있고 데이터가 재배포되기 전에는 사용자의 익명성이 보장되는 기법이다. 본 논문에서는 공모자 검출과 에러 신호의 정정을 위하여 LDPC(Low Density Parity Check) 알고리즘을 이용한 멀티미디어 핑거프린트의 검출 알고리즘을 제안한다. 제안된 알고리즘은 LDPC 블록, 홉필드 망, 그리고 불법공모방지코드 생성 알고리즘으로 구성되어 있다. BIBD(Balanced Incomplete Block Design) 기반의 불법공모방지코드는 평균화 선형 공모공격(평균, AND, OR)에 대해 100% 공모코드 검출이 이루어졌으며, LDPC 블럭은 AWGN 0dB까지 에러비트를 정정할 수 있음을 확인하였다.

• 전자공학회논문지
• /
• 제54권5호
• /
• pp.3-7
• /
• 2017

홀로그래픽 데이터 저장장치 시스템은 데이터를 줄 단위로 처리하는 것이 아닌 홀로그래픽 매질에 페이지 단위로 처리하기 때문에 빠른 접근 시간, 고용량, 높은 전송 속도의 장점을 갖는다. 하지만 고밀도 저장장치일수록 물리적인 영향에 의해 발생되는 연집오류의 길이는 기존의 저장장치보다 더욱 크다. 본 논문에서는 두 개의 LDPC 부호를 이용한 곱부호 방식을 사용하여 연집오류의 해결 성능을 알아본다. 제안하는 곱부호는 유사한 코드율 일 때, 코드율이 낮은 하나의 LDPC를 사용하는 하는것 보다 코드율이 높은 두개의 LDPC 부호를 이용하는 것이 더 좋은 성능을 보였다. 또한 2차원 인접 심볼간 간섭 및 어긋남이 발생하여도 성능을 향상시킬 수 있다.

• 한국정보통신학회논문지
• /
• 제15권11호
• /
• pp.2465-2473
• /
• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. DFU를 2의 보수 연산 대신에 sign-magnitude 연산 기반으로 설계함으로써 수체계 변환과정을 제거하였으며, 모바일 WiMAX용 다중모드 LDPC 복호기에 사용되는 96개 DFU 배열의 게이트 수를 18% 감소시켰다. 제안된 DFU 구조를 적용하여 모바일 WiMAX 표준을 지원하는 다중모드 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 50 MHz 클록주파수로 합성한 결과 268,870 게이트와 71,424 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증 하였다.