• Journal of IKEEE
• /
• v.26 no.3
• /
• pp.422-429
• /
• 2022

A light sensor chip requires a small capacity eFuse (electrical fuse) OTP (One-Time Programmable) memory IP (Intellectual Property) to trim analog circuits or set initial values of digital registers. In this paper, 128-bit eFuse OTP IP is designed using only 3.3V MV (Medium Voltage) devices without using 1.8V LV (Low-Voltage) logic devices. The eFuse OTP IP designed with 3.3V single MOS devices can reduce a total process cost of three masks which are the gate oxide mask of a 1.8V LV device and the LDD implant masks of NMOS and PMOS. And since the 1.8V voltage regulator circuit is not required, the size of the illuminance sensor chip can be reduced. In addition, in order to reduce the number of package pins of the illumination sensor chip, the VPGM voltage, which is a program voltage, is applied through the VPGM pad during wafer test, and the VDD voltage is applied through the PMOS power switching circuit after packaging, so that the number of package pins can be reduced.

• Journal of the Korea Society of Computer and Information
• /
• v.9 no.1
• /
• pp.9-15
• /
• 2004

New WSW(Wrap Side Wall) is proposed to decrease junction electric field in this paper. WSW process is fabricated after first gate etch, followed NM1 ion implantation and deposition & etch nitride layer. New WSW structure has buffer layer to decrease electric field. Also we compared the hot carrier characteristics of WSW and conventional. Also, we design a test pattern including pulse generator, level shifter and frequency divider, so that we can evaluate AC hot carrier degradation on-chip. It came to light that the universality of the hot carrier degradation between DC and AC stress condition exists, which indicates that the device degradation comes from the same physical mechanism for both AC and DC stress. From this universality, AC lifetime under circuit operation condition can be estimated from DC hot carrier degradation characteristics.

• Journal of Electrical Engineering and information Science
• /
• v.3 no.2
• /
• pp.261-266
• /
• 1998

This paper describes the fabrication and characterization of dual-polysilicon gated surface channel 0.1$\mu\textrm{m}$ CMOSFETs using BF2 and arsenic as channel dopants. We have used and LDD structure and 40${\AA}$ gate oxide as an insulator. To suppress short channel effects down to 0.1$\mu\textrm{m}$ channel length, shallow source/drain extensions implemented by low energy implantation and SSR(Super Steep Retrograde) channel structure were used. The threshold voltages of fabricated CMOSFETs are 0.6V. The maximum transconductance of nMOSFET is 315${\mu}$S/$\mu\textrm{m}$, and that of pMOSFET is 156 ${\mu}$S/$\mu\textrm{m}$. The drain saturation current of 418 ${\mu}$A/$\mu\textrm{m}$, 187${\mu}$A/$\mu\textrm{m}$ are obtained. Subthreshold swing is 85mV/dec and 88mV/dec, respectively. DIBL(Drain Induced Barrier Lowering) is below 100mV. In the device with 2000${\AA}$ thick gate polysilicon, depletion in polysilicon near the gate oxide results in an increase of equivalent gate oxide thickness and degradation of device characteristics. The gate delay time is measured to be 336psec at operation voltage of 2V.

• ETRI Journal
• /
• v.14 no.1
• /
• pp.52-65
• /
• 1992

전자선 직접묘사 (E-beam direct writing lithography) 방법을 이용하여 $0.2\mum$ 과 $0.3\mum$ 의 게이트길이를 가지는 NMOS 트랜지스터를 제작하였다. 게이트만 전자선 직접묘사 방법으로 정의하고 나머지는 optical stepper를 이용하는 Mix & Match 방식을 사용하였다. 게이트산화막의 두께는 최소 6nm까지 성장시켰으며, 트랜지스터구조로서는 lightly-doped drain(LDD) 구조를 채택하였다. 짧은 채널효과 및 punch through를 줄이기 위한 방안으로 채널에 깊이 붕소이온을 주입하는 방법과 well을 고농도로 도핑하는 방법 및 소스와 드레인에 $p^-$halo를 이온주입하는 enhanced lightly-doped drain(ELDD) 방법을 적용하였으며, 제작후 성능을 각각 비교하였다. 제작된 $0.2\mum$의 게이트길이를 가지는 소자에서는 문턱전압과 subthreshold기울기는 각각 0.69V 및 88mV/dec. 이었으며, Vds=3.3V에서 측정한 포화 transconductance와 포화 드레인전류는 각각 200mS/mm, 0.6mA/$\mum$이었다. $0.3\mum$소자에서는 문턱전압과 subthreshold 기울기는 각각 0.72V 및 82mV/dec. 이었으며, Vds=3.3V에서 측정한 포화 transconductance는 184mS/mm이었다. 이러한 결과는 전원전압이 3.3V일 때 실제 ULSI에 적용가능함을 알 수 있다.

• Proceedings of the IEEK Conference
• /
• 2000.11b
• /
• pp.249-252
• /
• 2000

A new Smart rower IC's based on the Partial SOI technology was designed for such applications as mobile communication systems, high-speed HDD systems etc. A new methodology of integrating a 0.8${\mu}{\textrm}{m}$ BiCMOS compatible Smart Power technology, high voltage bipolar device, high speed SAVEN bipolar device, LDD NMOSFET and a new LDMOSFET based on the Partial SOI technology is presented in this paper. The high voltage bipolar device has a breakdown voltage of 40V for the output stage of analog circuit. The optimized Partial SOI LDMOSFET has an off-state breakdown voltage of 75 V and a specific on- resistance of 0.249mΩ.$\textrm{cm}^2$ with the drift region length of 3.5${\mu}{\textrm}{m}$. The high-speed SAVEN bipolar device shows cut-off frequency of about 21㎓. The simulator DIOS and DESSIS has been used to get these results.

• Proceedings of the KIEE Conference
• /
• 2002.07c
• /
• pp.1410-1412
• /
• 2002

TFT의 게이트 전극을 형성하기 전에 소오스/드레인 이온 주입과 ELA를 수행함으로써 이온 주입에 의해 발생하는 결정 결함을 줄이는 새로운 poly-Si TFT를 제안한다. 한번의 ELA 공정을 통해서 채널 실리콘 박막의 결정화와 소오스/드레인의 불순물 활성화를 동시에 이루어 접합부의 결함을 치유하였고, 이온 주입에 의해서 비정질화된 소오스/드레인 실리콘과 채널 비정질 실리콘의 용융조건 차이를 이용하여 소오스/드레인 접합부에 실리콘 그레인의 수평성장을 유도하였다. 제안된 소자는 기존의 소자(이동도 : 86 $cm^2/V{\cdot}S$, ON/OFF 전류비 $6.1{\times}10^6$)에 비해 우수한 특성(이동도 : 171 $cm^2/V{\cdot}S$, ON/OFF 전류비 $4.1{\times}10^7$)을 나타내었다. LDD나 off-set 구조 없이도 소오스/드레인 접합부의 결함이 완전히 제거되어 누설전류가 감소하였고 소오스/드레인 접합부 결함이 있던 자리에 1 ${\mu}m$ 이상의 수평성장 그레인이 위치함으로써 ON 전류도 증가하여 ON/OFF 전류비가 크게 개선되었다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.02a
• /
• pp.342-343
• /
• 2012

We studied the Drain-Induced-Barrier-Lowering (DIBL) effect by different drain engineering. One other drain engineering is symmetric source-drain n-channel MOSFETs (SSD NMOSs), the other drain engineering is asymmetric source-drain n-channel MOSFETs (ASD NMOSs). Devices were fabricated using state of art 40 nm dynamic-random-access-memory (DRAM) technology. These devices have different modes which are deep drain junction mode in SSD NMOSs and shallow drain junction mode in ASD NMOSs. The shallow drain junction mode means that drain is only Lightly-Doped-Drain (LDD). The deep drain junction mode means that drain have same process with source. The threshold voltage gap between low drain voltage ($V_D$=0.05V) and high drain voltage ($V_D$=3V) is 0.088V in shallow drain junction mode and 0.615V in deep drain junction mode at $0.16{\mu}m$ of gate length. The DIBL coefficients are 26.5 mV/V in shallow drain junction mode and 205.7 mV/V in deep drain junction mode. These experimental results present that DIBL effect is higher in deep drain junction mode than shallow drain junction mode. These results are caused that ASD NMOSs have low drain doping level and low lateral electric field.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
• /
• v.20 no.12
• /
• pp.1017-1021
• /
• 2007

To implement tera bit level non-volatile memories of low power and fast operation, proving statistical reproductivity and satisfying reliabilities at the nano-scale are a key challenge. We fabricate the charge trapping nano scaled SONOS unit memories and 64 bit flash arrays and evaluate reliability and performance of them. In case of the dielectric stack thickness of 4.5 /9.3 /6.5 nm with the channel width and length of 34 nm and 31nm respectively, the device has about 3.5 V threshold voltage shift with write voltage of $10\;{\mu}s$, 15 V and erase voltage of 10 ms, -15 V. And retention and endurance characteristics are above 10 years and $10^5$ cycle, respectively. The device with LDD(Lightly Doped Drain) process shows reduction of short channel effect and GIDL(Gate Induced Drain Leakage) current. Moreover we investigate three different types of flash memory arrays.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2009.10a
• /
• pp.917-919
• /
• 2009

본 연구에서는 산화막 두께에 따른 20nm 이하 MOSFET의 전류-전압 특성 곡선 분석하였다. 산화물 내의 등가 포획 전하는 가우시안 함수를 사용하였다. 채널의 길이가 20nm 이하인 LDD MOSFET를 설계하여 사용하였고, 소자를 시뮬레이션 하기 위하여 실리콘 공정 디바이스 시뮬레이터인 MicroTec의 SemSim을 사용하였다. SemSim은 디바이스 시뮬레이터로써 입력 바이어스에 의해 공정 시뮬레이션인 SiDif와 디바이스 조립인 MergIC에 의해 소자를 시뮬레이션 한다. 산화막의 두께를 2nm, 3nm, 4nm로 시뮬레이션 한 결과 산화막의 두께가 얇아짐에 따라 드레인에 흐르는 전류가 증가함을 알 수 있었다.

• ETRI Journal
• /
• v.14 no.1
• /
• pp.40-51
• /
• 1992

$0.25{\mu} m$ 급 pMOSFET소자를 구현하기 위해, $P^+$ 폴리실리콘을 적용한 pMOS를 제작하였으며, $p^+$ 폴리실리콘 게이트 소자에서 심각하게 문제가 되고 있는 붕소이온 침투현상을 조사하고 붕소이온 침투가 일어나지 않는 최적열처리온도를 조사하였다. 소자제조 공정중 게이트 공정만 전자선 (EBML300)을 이용하여 직접묘사하고 그 이외의 공정은 stepper(gline) 을 사용하는 Mix & Match 방법을 사용하였다. 또한 붕소이온 침투현상을 억제하기 위한 한가지 예로서, 실리콘산화막과 실리콘질화막을 적층한 ONO(Oxide/Nitride/Oxide) 구조를 게이트 유전체로 적용한 소자를 제작하여 그 가능성을 조사하였다. 그 결과 $850^{\circ}C$의 온도와 $N_2$ 분위기에서 30분동안 열처리 하였을 경우, 붕소이온의 침투현상이 일어나지 않음을 SIMS(Secondary Ion Mass Spectrometer) 분석 및 C-V(Capacitance-Voltage) 측정으로 확인할 수 있었으며 그 이상의 온도에서는 붕소이온이 침투되어 flat band전압(Vfb)을 변화시킴을 알았다. 6nm의 얇은 게이트 산화막 및 $0.1{\mu} m$ 이하의 LDD(Lightly Doped Drain) $p^-$의 얇은 접합을 형성함으로써 소자의 채널길이가 $0.2 {\mu} m$까지 짧은 채널효과가 거의 없는 소자제작이 가능하였으며, 전류구동능력은 $0.26\muA$/$\mu$m(L=0.2$\mu$m, V$_DS$=2.5V)이었고, subthreshold 기울기는 89-85mV/dec.를 얻었다. 붕소이온의 침투현상을 억제하기 위한 한가지 방법으로 ONO 유전체를 소자에 적용한 결과, $900^{\circ}C$에서 30분의 열처리조건에서도 붕소이온 침투현상이 일어나지 않음으로 미루어 , $SiO_2$ 게이트 유전체보다 ONO 게이트 유전체가 boron 침투에 대해서 좋은 장벽 역활을 함을 알았다. ONO 게이트 유전체를 적용한 소자의 경우, subthreshold특성은 84mV/dec로서 좋은 turn on,off 특성을 얻었으나, ONO 게이트 유전체는 막자체의 누설전류와 실리콘과 유전체 계면의 고정전하량인 Qss의 양이 공정조건에 따라 변화가 심해서 문턱전압 조절이 어려워 소자적용시 문제가 된다. 최근 바닥 산화막(bottom oxide) 두께가 최적화된 ONO 게이트 유전체에 대하 연구가 활발히 진행됨을 미루어, 바닥 산화막 최적화가 된다면 더 좋은 결과가 예상된다.