• 대한전자공학회논문지TE
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• 제37권2호
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• pp.17-24
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• 2000

In this paper, the stress and transient currents associated with the on and off time of applied voltage were used to measure the density and distribution of high voltage stress induced traps in thin silicon oxide films. The transient currents were due to the discharging of traps generated by high stress voltage in the silicon oxides. The trap distributions were relatively uniform new both cathode and anode interface. The trap densities were dependent on the stress polarity. The stress generated trap distributions were relatively uniform the order of 1011~1021[states/eV/cm2] after a stress voltage. It appear that the stress and transient current that flowed when the stress voltage were applied to the oxide was caused by carriers tunneling through the silicon oxide by the high voltage stress generated traps.

• Transactions on Electrical and Electronic Materials
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• 제18권6호
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• pp.316-319
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• 2017

A new approach to improving the electrical characteristics and optical response of a polysilicon-based metal-semiconductor-metal (MSM) photodetector is proposed. To understand the cause of current restriction in the MSM photodetector, modified trap mechanisms are suggested, which include interfacial electron traps at the metal/polysilicon interface and silicon dangling bonds between silicon crystallite grains. Those traps were passivated using hydrogen ion implantation with subsequent post-annealing. Photodetectors that were ion-implanted under optima conditions exhibited improved photoconductivity and reduced dark current instability, implying that the hydrogen bonds in the polysilicon influence the simultaneous decreases in the density of dangling bonds at grain boundaries and the trapped positive charges at the contact interface.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.15-15
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• 2008

산화물 반도체가 실리콘 기반의 기술을 대체할 새로운 기술로써 주목을 받기 시작하면서, 산화아연을 이용한 박막트랜지스터가 많은 주목을 받고 있다. 여기에 기존의 $SiO_2$를 대체할 새로운 High-k Material에 대한 연구 또한 진행되고 있는데, 이들의 가장 큰 문제점중 하나는 Interface Charge Trap이며, 그에 따른 결과로 히스테리시스 특성이 나타나게 되고, 이는 소자의 신뢰성에 큰 걸림돌이 되고 있다. 이번 연구에서는, High-k Material들 중의 하나인, $HfO_2$를 게이트 절연막으로 사용함에 있어서 Interface Charge Trap이 발생하는 문제를 해결하고자 하며, Low-k Material중에서 비교적 높은 유전상수를 갖는 $Al_2O_3$를 Buffer Layer로써 사용하여, 히스테리시스 특성을 향상 시켰다.

• Korean Chemical Engineering Research
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• 제51권4호
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• pp.527-530
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• 2013

이 논문은 콜로이드 입자가 기름-물 사이의 계면으로 흡착될 때 필수적으로 존재하는 정전기적 반발력에 대한 실험적, 이론적 연구이다. 광집게(optical laser tweezers)와 피에조(piezo controller)를 사용하여, 개별 입자를 트랩(trap)한 후, 계면으로 강제 전이시킨다. 이때 수용액이 전해질을 포함한 경우에만, 입자가 계면으로 전이되며, 포함하지 않을 경우에는 흡착이 일어나지 않는다. 이러한 현상을 근본적으로 이해하기 위해, 광학 트랩핑 힘(optical trapping force)과 입자와 계면 사이에 존재하는 정전기적 분리압력(electrostatic disjoining pressure)를 정량적으로 계산하였다. 이를 바탕으로, 입자가 계면으로 흡착될 때, 그들 사이에는 필연적으로 문턱 에너지(threshold energy)가 존재함을 밝혀냈다. 콜로이드 입자가 에멀젼(emulsions)이나 거품(foams)등 두 개 이상의 섞이지 않는 유체계면을 안정화 시키는 "콜로이드 계면 활성제(colloid surfactants)" 역할을 한다는 사실을 고려했을 때, 본 연구는 이러한 입자의 흡착 현상을 근본적으로 이해하는데 있어서 중요한 지식을 제공한다.

• Transactions on Electrical and Electronic Materials
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• 제17권1호
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• pp.25-28
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• 2016

We investigate the effect of interface states on the endurance of a charge trap flash (CTF) NOR array using charge pumping methods. The endurance test was completed from one cell selected randomly from 128 bit cells, where the memory window value after 10² program/erase (P/E) cycles decreased slightly from 2.2 V to 1.7 V. However, the memory window closure abruptly accelerated after 10³ P/E cycles or more (i.e. 0.97 V or 0.7 V) due to a degraded programming speed. On the other hand, the interface trap density (Nit) gradually increased from 3.13×10¹¹ cm⁻² for the initial state to 4×10¹² cm⁻² for 10² P/E cycles. Over 10³ P/E cycles, the Nit increased dramatically from 5.51×10¹² cm⁻² for 10³ P/E cycles to 5.79×10¹² cm⁻² for 10⁴ P/E cycles due to tunnel oxide damages. These results show good correlation between the interface traps and endurance degradation of CTF devices in actual flash cell arrays.

• 한국전기전자재료학회논문지
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• 제24권9호
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• pp.693-696
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• 2011

Recently, amorphous oxide semiconductors (AOSs) based thin-film transistors (TFTs) have received considerable attention for application in the next generation displays industry. The research trends of AOSs based TFTs investigation have focused on the high device performance. The electrical properties of the TFTs are influenced by trap density. In particular, the threshold voltage ($V_{th}$) and subthreshold swing (SS) essentially depend on the semiconductor/gate-insulator interface trap. In this article, we investigated the effects of Ar plasma-treated $SiO_2$ insulator on the interfacial property and the device performances of amorphous indium gallium zinc oxide (a-IGZO) TFTs. We report on the improvement in interfacial characteristics between a-IGZO channel layer and gate insulator depending on Ar power in plasma process, since the change of treatment power could result in different plasma damage on the interface.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• 한국세라믹학회지
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• 제31권5호
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• pp.529-537
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• 1994

The principle of the Isothermal Capacitance Transient Spectroscopy[ICTS] were explained to measure the electronic trap levels in oxide ceramics. The measurement apparatus and the theory of the ICTS were described in detail. The trap energy evaluation was performed for the ZnO varistor and BaTiO3 ceramics. The grain boundary interface trap levels were detected at -5$0^{\circ}C$~6$0^{\circ}C$ in the case of ZnO varistor and PTCR samples, and the bulk trap levels were detected at 2$0^{\circ}C$~60~ in BaTiO3. The trap energy levels of the above samples could be directly determined by ICTS measurement.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.512-513
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• 2018

트랩-보조-터널링(Trap-Assisted-Tunneling; TAT)은 실제 터널링 전계 효과 트랜지스터 (TFET)의 임계 이하 기울기를 저하시키고 시뮬레이션에서 고려되어야한다. 그러나, 그 메커니즘은 라인 터널링 타입 L형 TFET(LTFET)에서는 잘 알려져 있지 않았다. 본 연구는 dynamic nonlocal Schenk 모델을 이용한 LTFET의 TAT 메커니즘을 연구한다. 이 연구에서는 터널링 이벤트를 위해서 phonon assisted and direct band가 모두 고려되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.475-476
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• 2019

L형 터널링 전계 효과 트랜지스터 (LTFET)는 종래의 터널링 전계 효과 트랜지스터 (TFET)보다 우수한 소자로 고려된다. 그러나, 실험적으로 입증 된 LTFET은 트랩 상태의 존재로 인한 트랩-보조-터널링 (Trap-Assisted-Tunneling; TAT)에 기인한 열악한 임계 이하 기울기(SS) 특성을 나타내었다. 본 논문에서는 실험적으로 시연 된 LTFET의 저전압 바이어스에 TAT 메커니즘을 밴드 다이어그램과 TAT 재조합률 (GTAT)을 사용하여 조사한다.