• 대한전자공학회논문지TC
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• 제45권5호
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• pp.40-45
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• 2008

본 연구에서는 위상배열 안테나의 기본방사소자로 사용될 선형 테이퍼형 슬롯 안테나를 설계 제작하여 그 특성을 실험적으로 고찰 한다. 테이퍼형 슬롯 안테나(TSA)는 박막, 경량, 간단한 제조와 고주파 단일 집적회로에 적합하다. 또한, 멀티 옥타브 대역폭, 적절한 높은 이득, 대칭적인 E-면과 H-면 방사패턴을 가진다. 마이크로스트핍 선형 테이퍼형 안테나의 급전회로는 마이크로스트립-슬롯 선로간의 트랜지션을 사용한다. 트랜지션은 두 면으로 이루어진다. 한쪽 면은 마이크로스트립 선로이고, 다른 한쪽은 슬롯 선로를 가지는 구조이다. 마이크로스트립 과 슬롯 선로의 길이는 마이크로스트립과 슬롯 선로의 교차면의 중앙에서 ${\lambda}_m/4$과 ${\lambda}_s/4$이다. 넓은 대역폭을 얻기 위하여, 슬롯 선로의 종단부의 폭은 $1.75{\lambda}_o$로 하고, 큰 지향성을 얻기 위하여 슬롯 선로의 테이퍼된 길이는 $4{\lambda}_o$로 한다. 실험결과 마이크로스트립 선형 테이퍼형 슬롯 안테나는 5GHz의 중심 주파수에서 약 5GHz의 대역폭을 가지고, 대칭적인 E-면과 H-면 방사패턴을 가진다.

• 한국전기전자재료학회논문지
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• 제33권2호
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• pp.99-104
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• 2020

In this study, we fabricated a metamorphic high-electron-mobility transistor (mHEMT) device with a T-type gate structure for the implementation of W-band monolithic microwave integrated circuits (MMICs) and investigated its characteristics. To fabricate the mHEMT device, a recess process for etching of its Schottky layer was applied before gate metal deposition, and an e-beam lithography using a triple photoresist film for the T-gate structure was employed. We measured DC and RF characteristics of the fabricated device to verify the characteristics that can be used in W-band MMIC design. The mHEMT device exhibited DC characteristics such as a drain current density of 747 mA/mm, maximum transconductance of 1.354 S/mm, and pinch-off voltage of -0.42 V. Concerning the frequency characteristics, the device showed a cutoff frequency of 215 GHz and maximum oscillation frequency of 260 GHz, which provide sufficient performance for W-band MMIC design and fabrication. In addition, active and passive modeling was performed and its accuracy was evaluated by comparing the measured results. The developed mHEMT and device models could be used for the fabrication of W-band MMICs.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국컴퓨터정보학회논문지
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• 제16권6호
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• pp.1-10
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• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 한국광학회지
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• 제20권4호
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• pp.211-216
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• 2009

초소형 광집적 회로를 실현하기 위해 실리콘 기반의 2차원 광자 결정에 대한 연구가 활발히 이루어지고 있다. 그 중에서 대표적 구조인 공기 클래딩을 갖는 2차원 실리콘 광자 결정은 우수한 광학적 특성을 가지나, 다양한 소자를 집적화하기에는 기계적 강도가 약하다. 본 연구에서는 기계적 강도를 향상시킨 대칭적인 저굴절률 실리카 클래딩을 갖는 2차원 실리콘 광자 결정을 제안하며, 공기 및 실리카 클래딩을 갖는 광자 결정 슬랩 구조의 광학적 특성을 이론적으로 비교하였다. 3차원 유한 차분 시간 영역법을 이용하여 공기 클래딩을 갖는 2차원 실리콘 광자 결정 슬랩 구조를 분석한 결과, 광통신 대역에서 약 330 nm의 광자 밴드갭과 약 100 nm의 무손실 도파 대역을 가짐을 보였다. 이러한 결과를 바탕으로 실리카 클래딩을 갖는 2차원 광자 결정 슬랩 구조를 계산한 결과, 클래딩의 굴절률이 공기보다 높음에도 불구하고 공기 클래딩 구조의 광학적 특성에 버금가는 약 230 nm의 광자 밴드갭과 약 90 nm의 무손실 도파 대역을 갖는 구조를 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.477-480
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• 2002

ULSI(ultra large scaled integrated circuits)의 고집적화와 고속화를 위한 다층 배선 기술 중에서 층간 절연막의 특성을 향상시켜주는 것은 매우 중요한 요소이다. 소자의 소형화에 따른 절연층의 용량에 의한 신호의 지연을 방지하고 금속배선간의 상호간섭을 막아주기 위해서 현재 요구되는 0.13$\mu\textrm{m}$급 소자의 경우에서는 유전율이 매우 낮은 k$\leq$2.0인 층간 절연막이 필요하게 된다. 이러한 차세대 반도체 소자의 층간 절연물질로서 사용될 유력한 저유전 물질로 Nanoporous silica(k=1.3~2.5)를 적용하려는 연구가 진행되고 있다(1)-(3). 그러한 물질 중에 하나가 organosilicate films이 있는데 carbon-doped oxides, silicon-oxicarbides, carbon-incorporated silicon oxide film, organic-inorganic hybrid type Si-O-C thin films 혹은 organic-inorganic hybrid silica materials 등으로 불린다. 이에 본 연구에서는 nano-pore를 갖는 유무기 하이브리드 구조의 저유전 박막을 BTMSM/O$_2$의 혼합된 precursor를 사용하여 ICPCVD 방법에 의해 형성하였다. 총 유량을 20sccm이 되도록 하여 $O_2$:BTMSM(Ar)의 유량비를 변화시키며, 작업진공도는 300mTorr였다. 기판은 가열하지 않고, p-type Si(100) 위에 Si-O-C-H 박막을 형성하였다. 열적안정성을 조사하기 위하여 30$0^{\circ}C$, 40$0^{\circ}C$, 50$0^{\circ}C$에서 30분간 열처리하여 비교 분석하였다. 형성된 박막의 특성은 XPS로 분석하여 유전상수와의 상관관계를 조사하였다.

• 한국통신학회논문지
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• 제39C권3호
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• pp.298-306
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• 2014

열차의 안전 운행을 위한 철도신호시스템은 궤도회로, 연동장치 등의 지상 설비를 이용하여 열차의 안전거리를 확보하기 위해 열차의 속도와 거리를 제어한다. 또한 이러한 철도신호시스템은 열차의 진로에 따라 선로전환기 등의 선로변 설비들을 제어한다. 이러한 지상 중심의 열차제어시스템은 높은 유지보수 비용이 요구된다. 이에 대한 해결책으로, 최근 차상중심 열차제어시스템이 제안되었고, 관련 기술들의 개발이 활발히 이루어지고 있다. 이러한 차상중심 열차제어시스템은 차상에서 직접 열차 진로상의 선로변 설비들을 제어하는 기술이며, 이러한 시스템의 도입으로 선로변 시설물들이 간소화되어 효율적이고 경제적인 열차제어시스템의 구현이 가능하다. 이에 따라 차상제어장치와 선로전환기, 건널목차단기 등의 선로변 제어장치의 시제품을 개발하였고, 테스트 베드를 구축하여 열차운영 시나리오에 따른 통합 운영 시뮬레이션을 수행하였다. 본 논문에서는 차상중심 열차제어시스템의 현장 적합성 시험에 앞서 설치시험, 무선망 통신시험, 차상제어장치의 인터페이스 시험 및 정상 기능 시험을 포함한 예비현장시험 결과를 기술한다. 시험 결과는 시험 시나리오의 모든 항목을 만족하였으며, 이를 통해 개발한 차상중심 열차제어시스템의 유효성을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제17권6호
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• pp.1-11
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• 2012

공정기술이 지속적으로 발달함에 따라 멀티코어 프로세서는 성능 향상이라는 장점과 함께 내부 연결망의 긴 지연 시간, 높은 전력 소모, 그리고 발열 현상 등의 문제점들을 내포하고 있다. 이와 같은 2차원 멀티코어 프로세서의 문제점들을 해결하기 위한 방안 중 하나로 3차원 멀티코어 프로세서 구조가 주목을 받고 있다. 3차원 멀티코어 프로세서는 TSV를 이용하여 수직으로 쌓은 여러 개의 레이어들을 연결함으로써 2차원 멀티코어 프로세서와 비교하여 배선 길이를 크게 줄일 수 있다. 하지만, 3차원 멀티코어 프로세서에서는 여러 개의 코어들이 수직으로 적층되므로 전력밀도가 증가하고, 이로 인해 발열문제가 발생하여 높은 냉각 비용과 함께 신뢰성에 부정적인 영향을 유발한다. 따라서 3차원 멀티코어 프로세서를 설계할 때에는 성능과 함께 온도를 반드시 고려하여야 한다. 본 논문에서는 캐쉬 구성에 따른 3차원 쿼드코어 프로세서의 온도를 상세히 분석하고, 이를 기반으로 발열문제를 해결하기 위해저온도 캐쉬 구성 방식을 제안하고자 한다. 실험결과, 명령어 캐쉬는 최고온도가 임계값보다 낮고 데이터 캐쉬는 많은 웨이를 가지는 구성을 적용할 때 최고온도가 임계값보다 높아짐을 알 수 있다. 또한, 본 논문에서 제안하는 캐쉬구성은 쿼드코어 프로세서를 사용하는 3차원 구조에서 캐쉬의 온도 감소에 효과적일 뿐만 아니라 성능 저하 또한 거의 없음을 알 수 있다.

• Corrosion Science and Technology
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• 제9권6호
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• pp.276-280
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• 2010

Copper(Cu) as an interconnecting metal layer can replace aluminum (Al) in IC fabrication since Cu has low electrical resistivity, showing high immunity to electromigration compared to Al. However, it is very difficult for copper to be patterned by the dry etching processes. The chemical mechanical polishing (CMP) process has been introduced and widely used as the mainstream patterning technique for Cu in the fabrication of deep submicron integrated circuits in light of its capability to reduce surface roughness. But this process leaves a large amount of residues on the wafer surface, which must be removed by the post-CMP cleaning processes. Copper corrosion is one of the critical issues for the copper metallization process. Thus, in order to understand the copper corrosion problems in post-CMP cleaning solutions and study the effects of DC biases and post-CMP cleaning solution concentrations on the Cu film, a constant voltage was supplied at various concentrations, and then the output currents were measured and recorded with time. Most of the cases, the current was steadily decreased (i.e. resistance was increased by the oxidation). In the lowest concentration case only, the current was steadily increased with the scarce fluctuations. The higher the constant supplied DC voltage values, the higher the initial output current and the saturated current values. However the time to be taken for it to be saturated was almost the same for all the DC supplied voltage values. It was indicated that the oxide formation was not dependent on the supplied voltage values and 1 V was more than enough to form the oxide. With applied voltages lower than 3 V combined with any concentration, the perforation through the oxide film rarely took place due to the insufficient driving force (voltage) and the copper oxidation ceased. However, with the voltage higher than 3 V, the copper ions were started to diffuse out through the oxide film and thus made pores to be formed on the oxide surface, causing the current to increase and a part of the exposed copper film inside the pores gets back to be oxidized and the rest of it was remained without any further oxidation, causing the current back to decrease a little bit. With increasing the applied DC bias value, the shorter time to be taken for copper ions to be diffused out through the copper oxide film. From the discussions above, it could be concluded that the oxide film was formed and grown by the copper ion diffusion first and then the reaction with any oxidant in the post-CMP cleaning solution.

• 센서학회지
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• 제10권1호
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• pp.1-8
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• 2001

기존의 진동형 마이크고 자이로스코프는 고감도화를 이루기 위해 구동 모드와 검출 모드를 동조시킬 필요성이 있었다. 본 연구에서는 고유하게 조율된 두 개의 공진 모드를 갖는 광진기를 이용하여 자가동조 특성을 갖는 마이크로 자이로스프로의 응용에 대한 타당성을 검증한다. 진동하는 두 축에 대해 대칭의 구조를 가지는 2자유도 수평 공진기가 모드 동조의 필요성을 최소화하는 자이로스코프로의 응용을 위해 소개된다. 자이로스코프의 적용을 고려한 동역학적 모델이 도출되고 이는 제조된 마이크로 자이로스코프와 실험을 통해 비교 검증 된다. 마이크로 자이로스코프의 구조체는 산화막 위의 폴리실리콘 박막으로 구성되어 간단한 2마스크 공정으로 제조 가능하다. 자가동조 특성을 갖는 진동형 자이로스코프로서의 타당성이 해석 결과와 실험을 통해 검증되었다. 8개의 실험 시편에 대해서 구동 및 검출 모드의 공진 주파수를 측정했을 때, 구동 및 검출 모드의 공진 주파수에 대한 표준편차가 각각 1232Hz와 1214HZ인데 반해 비동조 주파수의 평균값은 91.75Hz를 나타내 우수한 자가동조 특성을 보였다. 샘플 중 최소 비동조 주파수는 68Hz였고 이때의 감도는 $0.034mV/sec/^{\circ}$로 측정되어 공정의 불균일성이 개선되면 녹은 감도를 구현학 수 있는 자이로스코프로서의 타당성을 확인할 수 있었다.