• Transactions on Electrical and Electronic Materials
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• 제18권4호
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• pp.185-189
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• 2017

This paper proposes a low power frequency divider for an integrated CMOS phase-locked loop (PLL). An injection-locked frequency divider (ILFD) was designed, along with a current-mode logic (CML) frequency divider in order to obtain a broadband and high-frequency operation. A ring oscillator was designed to operate at 1.2 GHz, and the ILFD was used to divide the frequency of its input signal by two. The structure of the ILFD is similar to that of the ring oscillator in order to ensure the frequency alignment between the oscillator and the ILFD. The CML frequency divider was used as the second stage of the divider. The proposed frequency divider was applied in a conventional PLL design, using a 0.18 ${\mu}m$ CMOS process. Simulation shows that the proposed divide-by-two ILFD and the divide-by-eight CML frequency dividers operated as expected for an input frequency of 1.2 GHz, with a power consumption of 30 mW.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권3호
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• pp.190-197
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• 2011

This paper presents a 144 GHz divide-by-2 injection locked frequency divider (ILFD) with inductive feedback developed in a commercial 90-nm Si RFCMOS technology. It was demonstrated that division-by-2 operation is achieved with input power down to -12 dBm, with measured locking range of 0.96 GHz (144.18 - 145.14 GHz) at input power of -3 dBm. To the authors' best knowledge, this is the highest operation frequency for ILFD based on a 90-nm CMOS technology. From supply voltage of 1.8 V, the circuit draws 5.7 mA including both core and buffer. The fabricated chip occupies 0.54 mm ${\times}$ 0.69 mm including the DC and RF pads.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.131-137
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• 2014

A 120 GHz voltage controlled oscillator (VCO) with a divider chain including an injection locked frequency divider (ILFD) and six static frequency dividers is demonstrated using 65-nm CMOS technology. The VCO is designed based on the LC cross-coupled push-push structure and operates around 120 GHz. The 60 GHz ILFD at the first stage of the frequency divider chain is based on a similar topology as the core of the VCO to ensure the frequency alignment between the two circuit blocks. The static divider chain is composed of D-flip flops, providing a 64 division ratio. The entire circuit consumes a DC power of 68.5 mW with the chip size of $1385{\times}835{\mu}m^2$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.492-498
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• 2017

In this paper, we integrate a divide-by-3 injection-locked frequency divider (ILFD) in CMOS technology with a $0.18-{\mu}m$ BiCMOS process. We propose a self-injection technique that utilizes harmonic conversion to improve the locking range, phase-noise, and input sensitivity simultaneously. The proposed self-injection technique consists of an odd-to-even harmonic converter and a feedback amplifier. This technique offers the advantage of increasing the injection efficiency at even harmonics and thus realizes the low-power implementation of an odd-order division ILFD. The measurement results using the proposed self-injection technique show that the locking range is increased by 47.8% and the phase noise is reduced by 14.7 dBc/Hz at 1-MHz offset frequency with the injection power of -12 dBm. The designed divide-by-3 ILFD occupies $0.048mm^2$ with a power consumption of 18.2-mW from a 1.8-V power supply.

• 한국전자파학회논문지
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• 제21권5호
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• pp.453-458
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• 2010

본 논문에서는 18 GHz 대역에서 동작하는 링 발진기를 이용한 4분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 $0.13-{\mu}m$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.5 V의 공급 전압에 대하여 33.4 mW의 전력을 소비하며, 입력 신호가 없을 때 약 -30 dBm의 전력으로 4.98~5.22 GHz에서 자유발진하였다. 0 dBm의 입력 전력에 대하여 3.5 GHz(17.75~21.25 GHz)의 동기 범위를 가지며, 동작 범위는 바랙터 조절에 의해 5.25 GHz(16.0~21.25 GHz)까지 증가하였다. 제작된 칩의 크기는 DC와 RF 패드를 포함하여 $0.76\;mm{\times}0.57\;mm$이다.

• 한국전자파학회논문지
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• 제22권5호
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• pp.522-527
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• 2011

본 논문에서는 54 GHz 대역의 위상 고정 루프에서 사용되기 위한 Ring 발진기를 이용한 3 분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 0.13-${\mu}M$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.8 V의 공급 전압에 대해서 buffer단을 포함하여 70 mW의 전력을 소비하며, 입력 신호가 없을 때 0~1.8 V의 varactor 조정 전압 범위에 대하여 18.92~19.31 GHz에서 자유 발진(free-running oscillation)을 하였다. 0 dBm의 입력 전력에 대해서 1.02 GHz(54.82~55.84 GHz)의 동기 범위(locking range)를 가지며 varactor 조정(0~1.8 V)을 포함한 동작 범위(operating range)는 약 2.4 GHz(54.82~57.17 GHz)를 보였다. 제작된 회로의 크기는 측정 pad를 포함하여 0.42 mm${\times}$0.6 mm이며, pad를 제외한 실제 동작 영역의 크기는 0.099 mm${\times}$0.056 mm이다.

• 한국전자파학회논문지
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• 제27권8호
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• pp.717-724
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• 2016

본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.

• 한국ITS학회:학술대회논문집
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• 한국ITS학회 2010년도 춘계학술대회
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• pp.92-95
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• 2010

• 전자공학회논문지
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• 제51권11호
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• pp.107-113
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• 2014

60GHz 무선 통신 시스템에 적용 가능한 전압 제어 발진기와 고속 4분주기를 65nm CMOS 공정을 사용하여 설계했다. 전압제어 발진기는 전류소스와 NMOS 차동쌍 LC구조로 설계하였으며 분주기는 차동 인젝션 록킹 구조에 베렉터를 추가하여 동작주파수 범위를 조절할 수 있는 구조로 설계했다. 전압 제어 발진기와 분주기에 모두 전류소스를 추가하여 전원잡음에 따른 위상잡음 특성을 개선하였다. 전압 제어 발진기는 64.36~67.68GHz의 동작범위가 측정됐고, 고속 4분주기는 전압 제어 발진기의 동작범위에 대해 정확한 4분주가 가능하며 5.47~5.97dBm의 높은 출력전력이 측정됐다. 분주기를 포함한 전압제어 발진기의 위상잡음은 1MHz 오프셋 주파수에서 -77.17dBc/Hz이고 10MHz 오프셋 주파수에서 -110.83dBc/Hz이다. 소모전력은 전원전압 1.2V에서 38.4mW 이다 (VCO 포함).