본 논문에서는 bicubic 방법보다 하드웨어 구조는 간단하면서 확대 이미지는 더욱 선명한 polyphase scaler를 제안하였다. 제안된 시스템은 새로운 픽셀을 얻기 위해서 디지털 필터의 group delay를 이용하여 해상도를 확대하는 방식을 사용하였으며 bicubic 방법과 비교하여 더 좋은 성능을 가지면서 하드웨어 구조를 간단히 하여 모바일 기기 등에 쉽게 적용이 가능하도록 설계하였다. 기존 polyhpase 필터는 해상도 확대시 영상을 흐릿하게 하는 blurring 노이즈가 발생하는 문제점을 가지고 있었다. 그래서 입력 신호의 고주파 성분을 증폭시키도록 Polyphase 필터를 boost-up 필터로 수정하여 보다 선명한 결과를 얻을 수 있었다. 본 논문에서 제안하는 polyphase scaler는 Xilinx Virtex2 FPGA를 이용하여 하드웨어 검증을 수행하였다. 제안된 polyphase scaler는 핸드폰 카메라의 디지털 줌으로 사용되어 질 수 있다.
기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.
본 논문에서는 디지털 영상의 해상도를 임의의 배율로 확대 또는 축소하기 위해 사용되는 개선된 cubic convolution scaler를 제안한다. 화면 해상도 변경 시 엣지 부분에서 큰 왜곡이 발생되는 문제를 극복하기 위하여 제안하는 해상도 변환 방법은 영상의 edge의 방향에 따라 적용되며, 이것은 해상도 변환된 영상의 edge 특징을 잘 보존시킬 뿐 아니라 영상의 화질도 좋게 한다. 하지만 영상 보간에 사용되는 edge 방향 데이터들이 비균등 간격으로 위치하는 특징을 가지므로 cubic convolution의 kernel을 이에 맞게 새롭게 설계하였다. 제안하는 해상도 변환 방법은 transcoder와 같이 해상도 조정을 필요로 하면서 변환된 영상의 화질을 우수하게 유지하여야 하는 여러 응용분야에서 중요하게 사용된다. 실험 결과에서는 제안하는 방법으로 변환된 영상이 기존 보간 방법을 사용하여 변환된 영상에 비해 artifact를 가지지 않으면서도 좀 더 깨끗한 edge 정보를 가지고 있다는 것을 보여준다. 또 기존 방법에 비해 제안하는 방법은 해상도 변환에 의한 정보의 손실을 최소화 하였다.
본 논문에서는 임의의 배율로 디지털 영상을 확대와 축소하는 개선된 cubic convolution 보간법을 제안한다. 제안하는 공간해상도조정 방법은 압축된 HD 비트스트림이나 SD 비트 스트림을 transcoding시키는 과정에서 다양한 형식의 해상도를 조정하기위해 사용된다. Transcoder등 다양한 응용분야에서 영상의 화질은 유지하면서 크기를 조정하는 것은 매우 중요한 기술이다. 해상도조정은 원본 디지털 데이터를 연속함수로 변환하는 단계와 새로운 샘플링간격에 맞게 재표본화하는 단계, 이렇게 두 단계로 구분된다. 우리는 원본영상과 해상도조정 된 영상사이의 관계를 고려하여 보간 필터의 kernel 개선에 초점을 맞췄다. 본 논문에서는 MPEG 표준에서 고려하는 다양한 영상포맷들간 해상도를 변환시키기 위한 기술을 제안한다. 이 방법은 기존의 방법과 비교하였을 때, 정보 손실을 최소화하여 고화질의 해상도 변환 기능을 가능하게 한다.
이미지 크기 조절기는 영상을 화면에 표시하기 위한 디스플레이 장치나 원하는 크기의 영상을 처리할 필요가 있는 영상처리블록 등에서 사용하게 되는 IP이다. 제안한 이미지 크기 조절기는 기존의 이미지 크기 조절기에서 사용하는 프레임 메모리가 아닌 라인 메모리를 사용하고 기본 유닛에 대한 기존 연산 과정에 $2^m$배를 확대해주고 다시 시프트하여 $2^m$배를 축소시키는 방법을 추가함으로써, 하드웨어 구현이 용이하고 적은 자원을 소모하며 뛰어난 정밀도를 가진 이미지 크기 조절기를 보인다. 또한 기존의 이미지 크기 조절기들과 다르게 크기 조절을 위한 내부 파라미터를 자동으로 자체 계산하는 직렬 제산기를 내장하여 IP의 효율성을 증가시켰다. 본 논문에서는 이미지 크기 조절기를 Verilog HDL로 설계하였고 검증을 하기 위하여 이미지 센서와 LCD를 이용하는 어플리케이션 IC에 적용되어 Xilinx Vertex-4 XC4LX80 FPGA로 기능 및 타이밍 검증을 마쳤다. 또한 TSMC 0.18um 공정을 이용하여 ASIC으로도 구현하였다.
디스플레이 기술이 발전함에 따라 다양한 크기의 디스플레이를 탑재한 장치들이 등장하게 되었고, 다양한 디스플레이 크기만큼 다양한 해상도를 사용하고 있다. 때문에 비디오 코덱과 scaler는 보편적으로 함께 사용된다. 그러나 기존의 scaler는 비디오 코덱의 복호화기와 화면 해상도 변환 모듈이 독립적으로 구성되고, 서로 간에 정보를 이용하지 않으므로 시스템의 성능 개선에 한계가 존재하였다. 즉, 비디오 코덱의 복호화기는 비트스트림으로부터 복호한 정보를 바탕으로 영상을 복원하고, 복원영상은 up/down scaler에서 확대/축소를 수행한다. 하지만 비디오 코덱의 비트스트림에 존재하는 정보는 영상의 특성을 반영하기 때문에 up/down scaler에서 비디오 코덱의 복호화기에서 복호된 정보를 이용하면 복잡도의 증가 없이 효율적인 확대/축소를 수행할 수 있다. 이에 본 논문에서는 비디오 코덱 중 차세대 비디오 코덱인 H.264/AVC 복호화기에서 생성된 복원 영상에 대해서 별도로 영상의 특성을 계산하는 모듈 없이 H.264/AVC 복호화기에서 복원된 정보 중 인트라 모드 정보를 바탕으로 영상의 특성에 맞는 up/down scaler를 구현하는 방법을 제안한다. 이 방법은 기존의 scaler들보다 물체의 경계영역을 더 선명하게 확대하는 효과를 보인다.
방향 적응적인 저대역 통과 필터를 사용한 보간 방식은 화소의 방향성에 따른 적응적인 필터 처리를 통하여 가로 세로의 비율이 다른 보간을 수행할 시 생기는 영상의 왜곡을 최소화한 방식이다. 본 방식은 하드웨어 적인 구현에 적합하도록 설계되었으며, 영상의 보간 시 사용하는 저대역 통과 필터 처리 강도의 조절이 용이하여 최종 영상의 선명도를 쉽게 변경 할 수 있다는 장점을 가지고 있다. 적은 연산량과 화질의 변경이 용이함으로 인하여, 본 기술은 디지털 카메라, CCTV, 평판 디스플레이 장치 등 영상 보간 기술이 필요한 영상 장비에 적용될 수 있다.
본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.
IEIE Transactions on Smart Processing and Computing
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제3권3호
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pp.128-134
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2014
A real-time, continuous-scale image interpolation method is proposed based on a bilinear interpolation with directionally adaptive low-pass filtering. The proposed algorithm was optimized for hardware implementation. The ordinary bi-linear interpolation method has blocking artifacts. The proposed algorithm solves this problem using directionally adaptive low-pass filtering. The algorithm can also solve the severe blurring problem by selectively choosing low-pass filter coefficients. Therefore, the proposed interpolation algorithm can realize a high-quality image scaler for a range of imaging systems, such as digital cameras, CCTV and digital flat panel displays.
멀티미디어 산업이 발전함에 따라 다양한 형식의 해상도를 표시할 수 있게 되었다. 따라서 고화질을 유지하며 해상도를 변환하는 스케일러 알고리즘의 성능과 이를 하드웨어로 구현하는 것은 중요하다고 할 수 있다. 본 논문에서는 이미지 확대/축소 스케일러의 하드웨어 설계를 고려하여 수직 방향으로는 수정된 양 선형 보간, 수평 방향으로는 양 3차 회선 보간을 사용하여 라인 메모리 부담을 줄인 조합 스케일러 알고리즘을 제안한다. 본 논문은 정량적 그리고 정성적 평가를 통해 제안하는 알고리즘의 성능을 널리 사용되는 다른 세 가지 알고리즘과 비교 평가하였고, 이를 하드웨어로 구현할 때에 필요한 하드웨어 부담을 비교하였다. 본 논문은 성능평가를 위해 정현파 신호와 8개의 일반 이미지를 사용하였다.
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[게시일 2004년 10월 1일]
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