Low-power VLSI Architecture Design for Image Scaler and Coefficients Optimization

Existing image scalers generally adopt simple interpolation methods such as bilinear method to take cost-benefit, or highly complex architectures to achieve high quality resulting images. However, demands for a low power, low cost, and high performance image scaler become more important because of emerging high quality mobile contents. In this paper we propose the novel low power hardware architecture for a high quality raster scan image scaler. The proposed scaler architecture enhances the existing cubic interpolation look-up table architecture by reducing and optimizing memory access and hardware components. The input data buffer of existing image scaler is replaced with line memories to reduce the number of memory access that is critical to power consumption. The cubic interpolation formula used in existing look-up table architecture is also rearranged to reduce the number of the multipliers and look-up table size. Finally we analyze the optimized parameter sets of look-up table, which is a trade-off between quality of result image and hardware size.

영상 스케일러의 저전력 VLSI 구조 설계 및 계수 최적화

기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.