• 전자공학회논문지
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• 제53권6호
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• pp.55-66
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• 2016

파워 게이팅은 반도체 칩의 누설전류(leakage current)를 감소시키는 데 효과적인 기술로 알려져 있으며, 전원 차단용 파워게이팅 셀 (power-gating cell, PGC)에서의 IR drop 증가로 인한 성능 및 신뢰성 저하에 대해 많은 연구가 이루어져왔다. 그러나 최신 공정에서는 트랜지스터 사이즈 감소 추세에도 불구하고 금속 배선의 스케일링이 제한됨에 따라, IR drop에 견고한 파워 게이팅 설계 시 셀 배치와 금속 배선 면적을 고려한 새로운 접근 방식이 필요하다. 본 논문에서는 셀 점유율(cell utilization)과 소모 전류에 근거한 로직 셀 배치 기법을 통해 PGC 면적 및 IR drop을 개선한 파워 게이팅 설계 방법을 제안한다. 28nm 공정으로 제조된 스마트폰용 어플리케이션 프로세서(Application processor, AP) 내 고속 디지털 코어에 적용한 결과 기존 PGC 배치 기법 대비 PGC 면적은 12.59~16.16%, 최대 IR drop은 8.49% 감소함을 확인하였다.

• 한국가스학회지
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• 제20권4호
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• pp.50-57
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• 2016

도시가스사업법령에서는 매설된 강관에는 부식을 방지하기 위하여 전기방식 조치를 하도록 하고 있다. 미국 등 국외에서 방식전위기준은 방식전류가 흐르는 상태에서 포화황산동 기준전극으로 -850 mV(On potential) 이하로 하도록 하고 있으며, 이 경우 전압강하(IR-Drop)를 고려하도록 하고 있다. 그러나, 국내의 방식전위 기준은 포화황산동 기준전극으로 -850mV 이하로 하도록 규정하고 있을 뿐, 전압강하를 고려하도록 규정하고 있지 않다. 다만, KGS GC202에서 가스시설에 대한 전위측정은 가능한 한 가스시설과 가까운 위치에서 기준전극으로 실시하도록 하고 있다. 본 연구에서는 기준전극을 매설배관 주위, 지표면 및 지표면 하부 50cm에 각각 설치하여 방식전위를 측정하고, 측정위치에 따른 전위값을 비교하여 전압강하를 분석하였다. 전위 측정결과 기준전극을 매설배관 가까이에 위치하였을 때 IR-Drop이 가장 적고, 지표면에 기준전극을 위치할 때 IR-Drop 값이 가장 큼을 확인하였다. 따라서, 고체기준전극을 매설하는 경우에는 가능한 한 매설배관 가까이에 설치할 것을 제안하였다. 또한, 기존에 설치된 배관의 원격전위 측정을 위해서는 기존에 설치된 전위측정용터미널(T/B) 하부에 고체기준전극을 매설할 수 있도록 전기방식 기준전극 설치 기준 개정(안)을 제시하였다.

• 한국정보통신학회논문지
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• 제12권10호
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• pp.1835-1839
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• 2008

파워 매니지먼트는 휴대용 전자 기기에서 매우 중요한 역할을 한다. 휴대용 전자 기기는 배터리의 수명을 증가시키기 위해 LDO와 같은 파워 효율적인 파워 매니지먼트를 요구한다. 그래서 배터리 전원을 사용하는 휴대폰, 카메라 레코더, laptop, 자동차 전장용, 산업용 기기 등의 응용에서는 배터리의 전압변동이 크기 때문에, 배터리 전원을 그대로 사용하지 않고 내부회로의 전원을 제공해 주는 LDO를 이용한다. 레귤레이터는 배터리 전원전압 보다 낮은DC전압을 내부회로에 제공하며, 큰 변동을 보이는 배터리 전압에 관계없이 일정한 DC전압을 제공할 수 있다. 본 연구에서는 0.18um CMOS 공정기술로 제작된 온칩 LDO의 파워 세이브 모드 전류 특성과 IR-Drop 특성을 파악해 보았다.

• Journal of Plant Biology
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• 제14권4호
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• pp.5-13
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• 1971

Pot and paddy field tests were conducted to study red discoloration of rice var. IR 667 leaves with reference to the leading Korean native variety Jinhung and Paldal, with the following results: 1. Minor elements such as Mn, Fe, B, Al, Ca and Si had no influence on the discoloration, but a supply of various soluble nitrogen compounds completely restricted it. The more prosperous the growth of IR 667 with nitrogen, the more severe the discoloration appears when nitrogen absorptin becomes limited. 2. Chlorotic pigments extracted from both IR 667 and Jinhung were compared spectrophotometrically, and found to have different spectral peaks. IR 667 had peak closer to red than Jinhung, indicating the characteristic of the variety. IR 667 was observed to be more sensitive to nitrogen deficiency than Jinhung or the other japonica variety. 3. It was concluded that all the factors limiting nitrogen supply for IR 667 growth, such as low nitrogen application, restriction of root respiration (low temperature, poor drainage, toxic gases or substances in the root zone, etc.) and pest injuries, would result in the appearance of the so-called red discoloration, because of the reduction in nitrogen uptake. Since, the discoloration of IR 667 is varietal characteristic when grown in Korea, control of it may be beneficial cultural practice in increasing grain yield, although the increased succeptibility to pests and a drop in the rate of maturity due to relatively high nitrogen level in the leaves may result in an unexpected drop in yield. It is anticipated that further exploration conducted from practical point of view will establish the relatioknships between the extent of red discoloration, nitrogen availability and grain yield in IR 667.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.481-484
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• 2008

In order to reduce IR drop through common electrode in AMOLED, we propose a novel method to form electrical contact between highly-conductive bus lines and common electrode by using a plasma-assisted patterning of OLED layers and double deposition of the common electrode. Plasma-assisted patterning effects on OLED performance and degradation have been investigated. This patterning method caused turn-on voltage decrease, current flow increase at the same applied OLED voltages, quantum efficiency decrease, and rapid degradation at early stage during the lifetime test. However, comparable 70% luminance lifetime were obtained for both patterned and non-patterned OLEDs.

• ETRI Journal
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• 제36권4호
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• pp.643-653
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• 2014

To reduce interconnect delay and power consumption while improving chip performance, a three-dimensional integrated circuit (3D IC) has been developed with die-stacking and through-silicon via (TSV) techniques. The power supply problem is one of the essential challenges in 3D IC design because IR-drop caused by insufficient supply voltage in a 3D chip reduces the chip performance. In particular, power bumps and TSVs are placed to minimize IR-drop in a 3D power delivery network. In this paper, we propose a design methodology for 3D power delivery networks to minimize the number of power bumps and TSVs with optimum mesh structure and distribute voltage variation more uniformly by shifting the locations of power bumps and TSVs while satisfying IR-drop constraint. Simulation results show that our method can reduce the voltage variation by 29.7% on average while reducing the number of power bumps and TSVs by 76.2% and 15.4%, respectively.

• 전기화학회지
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• 제6권4호
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• pp.250-254
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• 2003

본 연구는 전기화학적 실험측정으로 페라이트계 430스테인레스강 시험편에 인위적으로 틈을 형성시켰다. 부식용액은 IN $H_2SO_4+0.1N\;NaCl$ 전해액을 사용하였고, 각 시험편의 틈의 크기를 달리하였다. 전기화학적 평가방법은 -600mV/5CE에서 정방향으로 +1,200mV/SCE까지 주사속도 600mV/hr로 동전위 분극시험을 실시하여 부식전위, 부동태 전류밀도 등의 부식거동을 분석하였다. 그리고 정전위 분극시험을 실시하여 부동태 구간 전위 -200mV/SCE를 일정하게 인가 한 후, 틈내에 부동태 전류밀도와 틈부식 발생시간을 계측하였다 실험방법에 있어 Microcapillary tube(MCT)를 이용한 방법으로 틈내 각 지점의 전위를 틈 깊이에 따른 틈내부의 전위강하(IR Drop)에 주목하고, 575 430 스테인레스강 금속에 대한 분극특성과 연계하므로써 틈부식의 발생 원인을 '전위의 이동'의 관점에서 규명 하였다.

• 공업화학
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• 제18권2호
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• pp.111-115
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• 2007

메조기공(2~50 nm)과 매크로기공(>50 nm)의 이중 기공구조를 갖는 ${\gamma}$-알루미나 그래뉼을 솔-젤법과 oil-drop법을 이용하여 제조하였다. 메조기공은 알루미나 결정입자간의 공간에서 생성되며, 매크로기공은 합성시 구형의 polystyrene(PS) 입자를 물리적 템플레이트로 혼합한 후 열처리 과정을 거쳐 PS 입자를 연소시킴으로 생성되었다. 제조된 ${\gamma}$-알루미나 그래뉼은 평균 직경이 2 mm였으며, 화학적 물리적 특성은 FE-SEM, XRD, FT-IR, $N_2$ porosimetry, 만능시험기 등을 이용하여 살펴보았다.

• 전기전자학회논문지
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• 제8권1호
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• pp.63-72
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• 2004

The supply voltage has been drop rapidly and the total length of the wire increased exponentially in the nanometer SoC design environment. The ideal supply voltage was dropped sharply by the resistance and parasitic devices which stayed on the kilometers-long wire length. Even worse, it could severely affect the functional behavior of the block of the design. To analyze the effects of the long wire of the SoC while maintaining the accuracy, the modeling of the current and the RC conversion of the parasitic techniques are researched and applied. By these modeling and conversion, the multi-million gates HDTV Chipset can be analyzed within a day. The benchmark analysis of the HDTV SoC showed the superiority to the conventional methods in performance and accuracy.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2005년도 학술발표회(1)
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• pp.3-3
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• 2005