• 대한전자공학회논문지SD
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• 제41권8호
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• pp.85-92
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• 2004

본 논문에서는 IEEE 1149.1 표준인 JTAG 기반 테스트 성능향상을 위한 Preceding instruction decoding module(PIDM)을 제안하였다. PIDM은 test access port(TAP) 명령어 디코딩과정을 TAP 제어회로(TAP-controller) 이전에 수행하여 클럭회수를 최소화하였으며 테스트 타겟 안에서 test mode select(TMS) 같은 신호를 생성할 수 있게끔 설계되었다. CORDIC 프로세서의 테스트 시뮬레이션 결과 PIDM은 non-PIDM에 비해 15% 정도의 성능향상을 나타내었으며 TAP 제어회로의 게이트 수는 기존에 비해 48% 이상 감소하였다.

• 한국통신학회논문지
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• 제26권5B호
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• 전자공학회논문지A
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• 제31A권6호
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• pp.199-208
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• 1994

This paper proposes a delay fault test technique for ICs and PCBs with the boundary-scan architectures supporting ANSI/IEEE Std 1149.1-1990. The hybrid delay fault model, which comprises both of gate delay faults and path delay faults, is selected. We developed a procedure for testing delay faults in the circuits with typical boundary scan cells supporting the standard. Analyzing it,we concluded that it is impractical because the test clock must be 2.5 times faster than the system clock with the cell architect-ures following up the state transition of the TAP controller and test instruction set. We modified the boundary-scan cell and developed test instructions and the test procedure. The modified cell and the procedure need test clock two times slower than the system clock and support the ANSI/IEEE standard perfectly. A 4-bit ALU is selected for the circuits under test. and delay tests are simulated by the SILOS simulator. The simulation results ascertain the accurate operation and effectiveeness of the modified mechanism.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.105-112
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• 1998

본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로(ESP: Extended Scan Path) 구조를 제안한다. 보드를 시험하기 위한 기존의 구조로는 단일 스캔경로와 다중 스캔 경로가 있다. 단일 스캔경로 구조는 시험 데이타의 전송 경로인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시 보드마다별도의 신호선이 추가된다 그러므로 기존의 두 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP 구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지않는다. 뿐만 아니라, 비스트 (BIST: Built In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 본 논문에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서 수치적 비교를 한다.

• 한국정보처리학회논문지
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• 제5권3호
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• pp.862-872
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• 1998

본 논문에서는 경계면 스캔 구조에서의 클럭 입력을 갖는 순서회로를 위한 지연시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클럭 입력을 갖는 순서회로일 경우, 기존의 경계면 스캔 구조에서의 지연시험은 중복패턴의 입력, 클럭 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 ARCH-S는 클럭 카운팅 기술을 이용하여 정해진 수의 클럭을 대상회로의 클럭 입력선에 적용시킴으로써 대상회로에 입력되는 입력 패턴의 중복을 피할 수 있다. 또한 대상회로를 정상 속도에서 동작할 수 있도록 시스템 클럭을 TCK로 사용한다. 연속적인 클럭 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 ARCH-S 구조는 시뮬레이션을 통해 동작의 정확성과, 기존의 구조와 비교하여 향상된 성능을 가짐을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권2호
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• pp.31-42
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• 2014

임베디드 시스템 소프트웨어의 보안성 분석을 위한 동적 프로그램 분석을 시도하기 위해서는 디버거 체계가 필요하다. 타겟 장비가 범용 운영체제와 비슷한 환경을 지원하는 경우에는 소프트웨어 기반의 디버거 혹은 DBI 프레임웍 등을 장비 내에 설치하여 분석할 수 있으나, 설치 가능성 제한이나 분석 환경의 투명성 문제 등의 어려움이 있을 수 있다. JTAG (IEEE 1149.1)디버거 장비를 이용하여 분석하는 경우에는 분석을 위해 타겟 장비 내의 소프트웨어적 환경을 변경하지 않아도 된다. 타겟 장비의 보안성 분석을 위한 프로그램 동적 분석 기법들을 용이하게 적용하기 위해서는 JTAG 디버거 장비를 제어하기 위한 API가 필요하다. 본 논문에서는 ARM 코어 기반 임베디드 시스템 분석을 위한 JTAG API를 소개한다. 구현된 API는 JTAG 디버거 하드웨어를 직접 제어하며 디버깅 환경 및 동작제어를 위한 함수 세트를 제공한다. API의 활용 용이성을 확인하기 위하여 커널 함수 퍼징과 라이브 메모리 포렌식 기법을 적용한 보안 분석 도구의 예제 구현을 제시한다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.14-19
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• 2008

현대 반도체의 소형화 및 고성능화로 인해 반도체 테스팅 분야는 다양한 문제점에 봉착하고 있다. 이중 연결선에 대한 signal integrity 문제는 SoC와 같은 고집적 회로에서 반드시 해결해야할 문제이다. 본 논문에서는 연결선의 signal integrity 테스트를 위한 효과적인 테스트 패턴 적용 방안을 제안한다. 제안하는 테스트 패턴은 경계 주사 구조를 통해 적용 가능하며, 상당히 짧은 테스트 시간으로 매우 효과적인 테스트를 수행할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.61-65
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• 2004

An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage reducing overall debugging time. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some $14\%$ performance enhancement and $50\%$ gate count reduction compared to the conventional ones.

• 한국컴퓨터정보학회논문지
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• 제21권1호
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• pp.39-47
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• 2016

In this paper, we propose vehicle SoC fault diagnosis platform using FlexRay protocol in order to detect the faults of semiconductor control chip even after vehicle production. Before FlexRay protocol by sending NFI (Null Frame Indicator) bit among the header segment and a specific identifier in the payload segment of FlexRay frame, this technique can be distinguishable from normal mode and test mode. By using this technique, it is possible to detect the faults such as performance degradation of vehicle network system caused by the aging or several problems of vehicle semiconductor chip. Also high reliability and safety of vehicle can be maintained by using structural test for vehicle SoC fault detection.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.115-121
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• 2004

본 논문에서 구현한 GenJTAG은 웹기반 경계 주사 회로 자동 생성기이다. GenJTAG은 경계 주사 기법의 공개 명령어를 모두 지원하고 다른 테스트 용이화 기법을 위한 특수 명령어를 지원할 수 있는 경계 주사 회로를 생성하여 준다. 생성된 경계주사 회로는 행위 수준 verilog-HDL 코드로 기술되므로 요구 사항이 변경될 경우 사용자가 용이하게 수정할 수 있다. 특히, GenJTAG은 웹을 통하여 사용할 수 있으므로 누구나 쉽게 경계 주사 회로를 생성할 수 있는 이점이 있다.