• 정보보호학회논문지
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• 제13권4호
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• pp.85-98
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• 2003

현재 co-processor를 탑재한 IC 칩이 계속 출시되고 있어 IC 칩의 연산 능력이 나날이 발전하고 있다. 또한, 무선 단말기 시장에는 간편하고 다양한 서비스를 제공하기 위해 IC 칩(Integrated Circuit Chip)을 내장한 무선 단말기 제품이 많이 출시되고 있다. 하지만 현재 IC 칩에 탑재된 co-processor의 연산 능력은 아직 유선 통신 환경의 연산 능력에 미치지 못하고 있어 기존 유선 통신 환경의 키 분배 프로토콜을 무선 통신 환경에 그대로 활용하기 어렵다. 따라서 본 논문에서는 무선 단말기의 제한적인 연산 능력을 고려하여 암호 전용 연산을 하는 co-processor를 무선 단말기에 탑재함으로써 연산 능력을 보완하고, 기존의 이동 통신 환경에서의 키 분배 프로토콜에서 제공하지 않는 보안 요구 사항을 만족하며, 사용자와 서버 양측에 연산 부담을 줄일 수 있는 무선 단말기 환경에 적합한 키 분배 프로토콜을 제안한다.

• 한국전자파학회논문지
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• 제24권6호
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• pp.633-643
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• 2013

IC 내부의 전원분배망(PDN: Power Delivery Network) 회로를 분석하기 위해서는 IC의 디자인 정보가 담긴 파일이 필요하지만, 상용 IC(Commercial IC)의 경우 보안상의 이유로 디자인 정보를 제공하지 않고 있다. 하지만 온-칩 전원분배망(On-chip PDN) 특성이 포함된 경우에는 PCB와 패키지의 특성만으로는 정확한 해석이 어려우므로 본 연구에서는 IC 내부의 정보가 제공하지 않는 전원분배망(PDN) 회로의 추출에 관하여 연구를 하였다. IC 내부의 전원분배망(PDN)의 주파수에 대한 특성을 추출하기 위하여, IEC62014-3에서 제안하고 있는 추출용 보드를 제작하였고, 추출용 보드를 구성하고 있는 SMA 커넥터, 패드, 전송 선로, 그리고 QFN 패키지의 주파수에 대한 특성들을 분석하였다. 추출된 결과들은 디임베딩(de-embedding) 기술에 적용하여 IC 내부의 전원분배망(PDN) 회로를 S-parameter 기반으로 모델을 추출하였고, 평가용 보드의 전원분배망 결합회로(PDN Co-simulation)모델에 적용하여 측정과 비교한 결과, ~4 GHz까지 잘 일치하였다.

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 융합신호처리학회논문지
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• 제25권1호
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• pp.46-51
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• 2024

드론은 최초 군사용으로 사용되었으나 최근들어 사용범위가 확대됨에 따라 농업, 서비스, 물류, 레져용 등 다양한 산업분야에서 폭넓게 사용되어지고 있는 추세이다. 리튬폴리머 배터리는 경량이면서 효율이 우수하여 드론의 전원공급 장치로 주로 사용되고 있다. 이에따라 드론에 안정적인 전원공급을 위하여 경량이면서 에너지 밀도가 높은 리튬폴리머 배터리의 필요성이 커지게 되었다. 그러나 리튬폴리머 배터리는 과충전, 과방전, 단락 등의 이유로 발화 및 폭발로 이어질 수 있어 반드시 보호회로를 탑제하여 사용해야한다. 보호회로는 리튬폴리머 배터리의 전압을 모니터링하는 제어IC인 보호 IC와 과방전시 스위치 역할을 하는 듀얼 N-channel MOSFET 등으로 구성되어있다. 따라서 본 논문은 배터리 보호 IC와 스위치 역학을 하는 MOSFET의 반도체 Die Chip을 이용하여 원칩 패키지 IC형태로 구현하였다. 원칩 패키지 IC로 구현하면 기존 부품 대비 최소 67%의 절감효과를 갖게된다.

• 자원리싸이클링
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• 제3권1호
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• pp.38-43
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• 1994

국내의 반도체 회사에서 발생한 IC칩 스크랩의 기계적인 전처리를 통하여 귀금속 및 유가금속을 분리하는 연구를 행하였다. IC칩 스크랩을 절단, 분쇄한 뒤 분쇄된 스크랩의 입자크기에 따른 금속의 분포도를 조사하였으며 함유되어 있는 금속편을 자력선별에 의하여 분리하였다. 일련의 분쇄공정을 통하여 얻어 진 IC칩 스크랩 분쇄물의 입도분포는 +3 mm가 7.5%, 3~1 mm가 17.0%, -1 mm가 75.5%야였다. 분쇄물을 $700^{\circ}C$에서 배소하였을 때 중량감소율은 약 18%이였으며 입도분포에 따른 금속의 함량은 十3mm에서 97%, 1~3mm에서 96%, 1~0.595 mm에서 13% 및 0.595~0.5mm에서 3.7%이었다. Au는 99%가 -lmm의 분쇄물에 존재하였다. 자력선별기를 사용하여 700 및 1,500 Gauss로 Ni, Fe, Cu, Sn, Pb를 분리 회수할 수 있었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.93-100
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• 2003

The continuing scaling trend in microelectronic circuit technology has a significant impact on the different IC interconnection and packaging technologies. These latter technologies have not kept pace with the IC scaling trends, resulting in a so-called“interconnect technology gap”. Multilayer thin film technology is proposed as a“bridge”- technology between the very high density IC technology and the coarse standard PCB technology. It is also a key enabling technology for the realisation of true“System-in-a-Package”(SIP) solutions, combining multiple“System-on-a-Chip”(SOC) IC's with other components and also integrating passive components in its layers. A further step is to use this technology to realise new functionalities on top of active wafers. These additional“above-IC”processed layers may e.g. be used for low loss, high speed on chip interconnects, clock distribution circuits, efficient power/ground distribution and to realize high Q inductors on chip.

• 전자공학회논문지A
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• 제33A권5호
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• pp.203-211
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• 1996

This paper describes CAD tools for the construction of image database in IC chip analysis CAD system. For IC chip analysis by high-resolution microscopy, the image database is essential to manage more than several thousand images. But manual database construction is error-prone and time-consuming. In order to solve this problem, we develop a set of CAD toos that include image grabber to capture chip images, image editor to make the whole chip image database from the grabbed images, and image divider to reconstruct the database that consists of evenly overlapped images for efficient region search. we also develop an interactive pattern matching method for user-friendly image editing, and a heuristic region search method for fast image division. The tools are developed with a high-performance graphic hardware with JPEG image comparession chip to process the huge color image data. The tools are under the field test and experimental resutls show that the database construction time can be redcued in 1/3 compared to manual database construction.

• 한국공작기계학회논문집
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• 제17권3호
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• pp.14-19
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• 2008

In the semiconductor IC(Integrated Circuit) package, the top surface of silicon chip is directly attached to the area of the leadframe with a double-sided adhesive layer, in which the base layer have the upper adhesive layer and the lower adhesive layer. The IC package structure has been known to encounter a thermo-mechanical failure mode such as delamination. This failure mode is due to the residual stress on the adhesive surface of silicon chip and leadframe in the curing-cooling process. The induced thermal stress in the curing process has an influence on the cooling residual stress on the silicon chip and leadframe. In this paper, for the minimization of the chip surface damage, the adhesive topologies on the silicon chip are studied through the finite element analysis(FEA).

• 대한전자공학회논문지SD
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• 제40권7호
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• pp.474-480
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• 2003

We designed and tested a new scan driver output stage. Compared to conventional CMOS structured scan driver IC′s, the new NMOSFET-only scan driver circuit can reduce the chip area and therefore, the chip cost considerably. We confirmed the circuit operation with open drain power NMOSFET IC′s by driving 2"PDP test panel. We defined critical device parameters and their optimization methods lot the best circuit performance.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1141-1144
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• 2003

For proper communication with various types of IC-Card, multiple IC-Card interface complying with the IC-Card standard (ISO7816) is embedded and realized as a peripheral on the 32-bit RISC based system-on-a-chip. It provides the generation of either 3.3V or 5V power supply for the operation of the inserted IC-Card as well. IC-Card interface is divided into an analog front-end (AFE) and a digital back-end (DBE). The embedded DC-DC converters suitable for driving IC-Cards are incorporated in the AFE. The chip design for multiple IC-Card interface is implemented on a standard 0.35${\mu}{\textrm}{m}$ triple-metal double-poly CMOS process and is packaged in a 352-pin plastic ball grid array (PBGA). The total gate count is about 400,000, excluding the internal memory. Die area is 7890${\mu}{\textrm}{m}$ $\times$ 7890${\mu}{\textrm}{m}$.