• 대한방사선기술학회지:방사선기술과학
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• 제35권4호
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• pp.315-319
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• 2012

본 연구는 위치 민감형 광 증폭 다이오드로부터 나오는 신호를 증폭 및 파형 변화 후 신호의 크기를 검출하여 일정시간 동안 유지시키는 뒷단 회로 개발에 관한 연구이다. 신호발생기에서 발생한 소신호를 증폭 소자를 통한 안정적인 증폭 후 미분회로를 통하여 신호 파형을 검출하기 수월한 형태로 변형 하고, peak/hold 회로에서 피크의 최대점을 일정시간 유지하여 신호의 수집을 원활하게 하였다. 본 회로에 대한 독립적인 성능 평가를 위하여 상용 장비로부터의 검사신호를 입력으로 사용하였다.

• 전자공학회논문지B
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• 제31B권3호
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• pp.53-59
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• 1994

A new fully differential sample-and-hold circuit which can effectively compensate the offset voltage of an operational amplifier and the charge injection of a MOS switch is presented. The proposed circuit shows a true sample-and-hold function without a reset period or an input-track period. The prototype fabricated using a 1.2$\mu$m double-polysilicon CMOS process occupies an area of 550$\mu$m$\times$288$\mu$m and the error of the sampled ouput is 0.056% on average for 3V input at DC.

• 한국초전도ㆍ저온공학회논문지
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• 제25권1호
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• pp.16-20
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• 2023

The International Electrotechnical Commission (IEC) 61788-26:2020 provides guidelines for measuring the critical current of Rare-earth barium copper oxide (REBCO) tapes using two methods: linear ramp and step-hold methods. The critical current measurement criterion, 1 or 0.1 μV/cm of electric field from IEC 61788-26 has been normally applied to REBCO coils or magnets. No-insulation (NI) winding technique has many advantages in aspects of electrical and thermal stability and mechanical integrity. However, the leak current from the NI REBCO coil can cause distortion in critical current measurement due to the characteristic resistance which causes the radial current flow paths. In this paper, we simulated the NI REBCO coil by applying both linear ramp and step-hold methods based on a simplified equivalent circuit model. Using the circuit analysis, we analyzed and evaluated both methods. By using the equivalent circuit model, we can evaluate the critical current of the NI REBCO coil, resulting in an estimation error within 0.1%. We also evaluate the accuracy of critical current measurement using both the linear ramp and step-hold methods. The accuracy of the linear ramp method is influenced by the inductive voltage, whereas the accuracy of the step-hold method depends on the duration of the hold-time. An adequate hold time, typically 5 to 10 times the time constant (τ), makes the step-hold method more accurate than the linear ramp method.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.7-14
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• 2012

X-ray용 CMOS 영상 센서의 대조 해상도는 신호처리부 첫 단의 sample-and-hold 회로에서 단일 MOS 스위치를 사용하거나 이를 개선한 bootstrapped clock circuit을 스위치로 사용할 경우에도 높은 신호에서 제한되는 문제를 가지고 있다. Bootstrapped clock circuit을 이용하는 sample-and-hold 회로가 charge injection 현상으로 인해 sample 신호의 왜곡을 일으키기 때문이다. 본 논문에서는 계산을 통해 필요로 하는 범위의 L(Inductor)값 구현을 위해 표준 CMOS 공정에서 구현 가능한 micro-inductor를 3차원 구조로 설계하였고, 이를 이용하여 센서의 대조 해상도 혹은 ENOB(Effective number of bit)값이 향상된 sample-and-hold 회로를 제안하였다. 0.35 um CMOS 공정에서 BCC를 이용해 설계된 sample-and-hold 회로에 최적화된 L 값을 갖는 micro-inductor를 추가하여 ENOB가 17.64 bit에서 18.34 bit로 약 0.7 bit의 해상도 상승을 시뮬레이션으로 검증하였다. 제안된 micro-inductor 방법은 고해상도를 필요로 하는 mammography의 경우 환자가 받는 방사선량을 줄이는 효과가 있을 것으로 기대한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.545-548
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• 2004

The paper describes the design of high-speed, high-resolution Sample-and-Hold circuit which shows the conversion rate 80MHz and the power supply of 3.3v with 0.35um CMOS 2-poly 4-metal process for high-speed, high resolution Analog-to-Digital Converter. For improving Dynamic performance of Sample-and-Hold, Two Double bootstrap switch and high performance operational amplifier with gain booster, which are used. and For physical stability of Sample and Hold circuit, reduces excess voltage of gate in bootstrap switch. Simulation results using HSPICE shows the SFDR of 71dB, 75dB in conversion rate of 80MHz result for two inputs(0.5Vpp, 10MHz and 1Vpp, 10MHz) and the power dissipation of 48mW at single 3.3V supply voltage.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2008년도 하계학술대회 논문집
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• pp.382-384
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• 2008

Hold-up time is a special requirement for the front end DC/DC converter in a server power supply. It forces the converter with the variable switching frequency to operate in a wide switching frequency range, which makes the regulation difficult and reduces the power density. In this paper a novel frequency controlled half bridge converter with the hold-up time extension circuit is proposed. During the hold-up time, the auxiliary switches are turned on, thus the resonant inductance is reduced and the voltage conversion ratio is increased. Therefore, the output capacitor of the power factor correction (PFC) circuit can be decreased, and the converter can have high power density. The proposed converter is verified by experimental results from a prototype with 700W, 400V input, and 12V output.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.191-196
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• 2005

A low-cost, high-performance 40 Gb/s clock recovery module using a phase-locked loop(PLL) for a 40 Gb/s optical receiver has been designed and implemented. It consists of a clock recovery circuit, a RF mixer and frequency discriminator for phase/frequency detection, a DR-VCO, a phase shifter, and a hold circuit. The recovered 40 GHz clock is synchronized with a stable 10 GHz DR-VCO. The clock stability and jitter characteristics of the implemented PLL-based clock recovery module has shown to significantly improve the performance of the conventional open-loop type clock recovery module with DR filter. The measured peak-to-peak RMS jitter is about 230 fs. When input signal is dropped, the 40 GHz clock is generated continuously by hold circuit. The implemented clock recovery module can be used as a low-cost and high-performance receiver module for 40 Gb/s commercial optical network.

• 전력전자학회논문지
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• 제18권5호
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• pp.501-506
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• 2013

A hold-up time compensation circuit is proposed to get high efficiency of the front-end phase-shifted full bridge DC/DC converter. The proposed circuit can make the phase-shifted full bridge front-end DC/DC converter built with 0.5 duty ratio so that the conduction loss of the primary side and voltage stress across rectifier in the secondary side are reduced and the higher efficiency can be obtained. Furthermore, the requirement of an output filter significantly can diminish due to the perfect filtered waveform. A 12V/100A prototype has been made and experimental results are given to verify the theoretic analysis and detailed features.

• 한국항행학회논문지
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• 제20권6호
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• pp.612-616
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• 2016

감마선이 존재하는 시설물에서는 발생 즉시 이를 발견하여 처리해야 하며 이와 관련하여 무작위적으로 발생하는 신호를 처리하는 소프트웨어적인 방법을 사용하기도 하나 소프트웨어의 메모리 용량과 처리시간이 커지게 된다. 한편 하드웨어적인 방법으로 신호처리할 수 있는 회로가 일반화되어 있으나 발생 신호의 크기가 미약하고 속도가 고속인 경우에는 이에 대응하지 못한다. 하드웨어적으로 효과적으로 신호처리하려면 값이 매우 비싼 부품과 복잡한 회로를 필요로 한다. 따라서 본 연구에서는 크기는 미약하지만 속도가 고속인 감마선 발생신호에 대해서 하드웨어적으로 간단한 피크홀드 회로를 개발하여 피크 시점에서 ADC가 신호값을 직접 읽어냄으로써 감마선 신호의 피크치를 검출하는 회로를 연구, 개발하였다. 이러한 방법으로 하면 복잡한 소프트웨어 신호처리 방법을 사용하지 않고도 고속 발생신호를 효과적으로 포착할 수 있으므로 감마선의 존재가 농후한 방사능 환경에서 이를 사용하기에 적합하다.

• 한국전자파학회논문지
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• 제17권2호
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• pp.171-177
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• 2006

클락 유지 기능을 가지는 저가의 고성능 40 Gb/s 클락 복원기를 위상 고정 루프를 적용하여 설계 및 제작하였다. 클락 복원기는 클락 추출기, RF 믹서, 주파수 판별기, 위상 변환기, 클락 유지 회로로 구성되어 있다. 추출된 40 GHz 클락은 10 GHz 유전체 공진 발진기와 위상이 동기된다. 위상 고정 루프를 사용한 클락 복원기는 기존의 유전체 공진 필터를 사용한 개방형 클락 복원기에 비해 클락의 안정성과 지터 특성이 크게 향상되었다. 측정된 지터의 실효치는 230 fs였다. 또한 입력 신호가 끊어질 경우, 유지 회로에 의해 연속적인 클락 유지가 가능하였다.