• 한국전자파학회논문지
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• 제18권5호
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• pp.553-562
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• 2007

본 논문에서는 극저주파 자계 세기를 원격으로 측정하기 위한 장치를 설계하고 제작하였다. 자계 측정기는 자계를 등방적으로 측정하기 위하여 3축 자계 센서를 사용하였으며, 측정 대역내 주파수에서 주파수 특성을 보상하기 위하여 등화기를 사용하였다. 3축 자계 센서의 출력 신호를 시간적으로 다중화 시켜, 3축간 균일한 이득 및 주파수 특성을 얻었다. 자계 측정 레벨 범위는 $0.01{\sim}10.0\;uT$이며, 측정 주파수 대역은 $40{\sim}180\;Hz$이 되도록 설계하였다. 제어 시스템은 무선으로 자계 측정기에 접근하며, 최대 접근 거리는 1.0 km이다. 제작된 장치의 측정 레벨 오차는 5% 이내이다. 제작된 장치는 고전압 송전선이 지나는 골프 연습장에 설치되었다.

• 조명전기설비학회논문지
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• 제15권3호
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• pp.57-66
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• 2001

본 논문에서는 전력계통의 안정도를 향상시키기 위하여 동기 발전기와 정지형 무효전력 보상기예 대한 퍼지-PI 제어기를 설계하기 위한 제어 기법을 설명하였다. 정지형 무효전력 보상기는 고정된 용량의 커패시터와 싸이리스터 제어에 의하여 용량이 가변되는 인덕터가 병렬로 연결된 구조를 가지고 있으며, 시스템 전압을 제어할 뿐만 아니라 동기 발전기의 제동을 개선하기 위해 설계되었다. 본 논문에서 제안한 SVC 계통의 퍼지-PI 제어기의 파라미터는 퍼지 추론 기법에 의해 자동 동조되어진다. 퍼지 추론 기법은 일반적인 기법과는 달리 인간의 경험과 전문가의 지식을 제어 규칙으로 제어 동작을 결정하였다. 그리하여 인간의 추론 과정과 매우 유사한 MMGM을 이용하여 PI 이득의 퍼지 추론 기법을 SVC 계통에 적용하여 설명하였다. 제안된 방법의 강인성을 입증하기 위해 중부하시, 정상부하시 및 경부하시에 초기 전력을 변동시킨 경우에 대하여 시스템의 회전자각, 각속도 편차 특성 및 단자전압의 동특성을 고찰하여 기존의 전력시스템안정화장치보다 응답특성이 우수함을 보였다.

• 한국재료학회지
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• 제29권10호
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• pp.586-591
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• 2019

This study describes the doping effect of $Yb_2O_3$ on microstructure, electrical and dielectric properties of $ZnO-V_2O_5-MnO_2-Nb_2O_5$ (ZVMN) ceramic semiconductors sintered at a temperature as low as $900^{\circ}C$. As the doping content of $Yb_2O_3$ increases, the ceramic density slightly increases from 5.50 to $5.54g/cm^3$; also, the average ZnO grain size is in the range of $5.3-5.6{\mu}m$. The switching voltage increases from 4,874 to 5,494 V/cm when the doping content of $Yb_2O_3$ is less than 0.1 mol%, whereas further doping decreases this value. The ZVMN ceramic semiconductors doped with 0.1 mol% $Yb_2O_3$ reveal an excellent nonohmic coefficient as high as 70. The donor density of ZnO gain increases in the range of $2.46-7.41{\times}10^{17}cm^{-3}$ with increasing doping content of $Yb_2O_3$ and the potential barrier height and surface state density at the grain boundaries exhibits a maximum value (1.25 eV) at 0.1 mol%. The dielectric constant (at 1 kHz) decreases from 592.7 to 501.4 until the doping content of $Yb_2O_3$ reaches 0.1 mol%, whereas further doping increases it. The value of $tan{\delta}$ increases from 0.209 to 0.268 with the doping content of $Yb_2O_3$.

• 한국인터넷방송통신학회논문지
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• 제22권4호
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• pp.67-72
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• 2022

본 논문에서는 60 nm GaN/Si HEMT 공정을 사용하여 전력증폭기(Power Amplifier)의 설계를 제시하였다. 고주파 설계를 위하여 맞춤형 트랜지스터 모델을 구성하였다. Output stage는 저손실 설계를 위해 마이크로스트립 라인을 사용하여 회로를 구성하였다. 또한 RC 네트워크로 구성된 Bias Feeding Line과 Input bypass 회로의 AC Ground(ACGND) 회로를 각각 적용하여 DC 소스에 연결된 노드의 최소임피던스가 RF회로에 영향을 미치지 않도록 하였다. 이득과 출력을 고려하여 3단의 구조로 설계되었다. 설계된 전력증폭기의 최종 사이즈는 3900 ㎛ × 2300 ㎛ 이다. 중심 주파수에서 설계된 결과는 12 V의 공급 전압에서 15.9 dB의 소 신호 이득, 29.9 dBm의 포화 출력(Psat), 24.2 %의 PAE를 달성하였다.

• 전기전자학회논문지
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• 제2권1호
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• pp.1-14
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• 1998

본 논문에서는 초고속 정보통신망에 이용할 수 있는 이동수신 시스템 단말기의 RF 핵심부품인 안테나, 저잡음 증폭기, 혼합기, VCO와 베이스밴드 처리부에서의 변복조 시스템을 연구하였다. 고속 디지털 통신을 행하는 경우, 안테나의 대역폭과 멀티패스에 의해 생기는 선택성 페이딩이 커다란 문제가 될 수 있는 데 이를 해결하기 위한 방안으로 루프구조의 자계 안테나 특성을 갖는 광대역 소형 MSA(Microstrip Antenna)를 설계 제작하였다. 2단 저잡음 증폭기는 잡음 특성이 우수한 NE32584C를 사용하여 첫단에서 0.4dB 이하의 잡음지수를 갖도록 최적화 하였으며, 두 번째 단은 충분한 이득을 얻을 수 있도록 설계하였다. 그 결과 전체 잡음 지수는 중심 주파수에서 약 0.5dB, 이득은 39dB를 얻었다. 분포형 주파수 혼합기는 Dual-Gate GaAs MESFET를 사용하여 입력단에 하이브리드를 사용하지 않고 10dB 이상의 LO/RF 분리도를 얻었고, 회로의 크기를 최소화하였다. 또한, 선형적인 혼합 신호를 출력하여 베이스밴드에서의 신호왜곡을 감소 시켰으며, 주파수 혼합작용과 증폭작용이 동시에 이루어지므로 변환이득을 얻을 수 있고 분포형 증폭이론을 적용하여 광대역특성을 갖도록 설계하였다. VCO(voltage control oscillator)의 설계는 대신호 해석을 통한 발진기 이론을 도입하여 비교적 안정된 신호를 출력할 수 있도록 설계 제작하였다. 베이스밴드 처리부의 변복조 시스템은 선호의 대역폭을 넓히고 내잡음 간섭성 등에 우수한 방식으로 알려져 있는 DS/SS(Direct Sequence/spread Spectrum) 방식의 시스템 설계이론을 적용하였다. 본 연구에서는 BER 특성이 우수하고 고속 디지털 신호처리에 유리한 DQPSK 변/복조방식을 채택하였으며 PN 부호 발생기는 m-계열 부호를 출력하도록 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.245-247
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• 2022

엑스선 후방산란 영상획득기술은 물체에서 산란되는 엑스선을 활용하여 피조사체 내부 영상을 획득할 수 있는 기술로 영상획득을 위해서는 시스템은 엑스선 발생장치와 산란 엑스선을 측정하기 위한 검출시스템을 포함하여야 한다. 엑스선 후방산란 영상획득장치는 고속으로 회전하는 회전 콜리메이터를 통해 생성되는 엑스선을 샘플링 간격으로 실시간 신호를 획득하여야 하며 이를 위해서는 고속 신호획득장치가 요구된다. 우리는 후방산란 영상획득장치를 위해 대면적 플라스틱 섬광체(500×600×50mm3)와 광증배관으로 구성된 후방산란 엑스선 획득용 센서부에서 생성되는 신호의 변환 및 전달하기 위한 고속 다채널 신호획득장치를 개발하였다. 개발한 후방산란 영상획득용 검출시스템은 최소 15u초 간격으로 신호의 획득이 가능하며 최대 6채널의 신호의 변환 및 전달이 가능한 시스템으로 고속 후방산란 엑스선 영상획득이 가능하다. 개발된 검출시스템은 개별 센서의 보정을 위한 전압, 신호이득, 저레벨 제거 등의 원격 조절 기능을 포함한다. 현재 우리는 다양한 조건에서 엑스선 후방산란 영상획득을 적용 시험을 수행하고 있다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• 한국태양에너지학회 논문집
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• 제32권4호
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• pp.24-33
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• 2012

Recently, finishing materials at spandrel area, a part of curtain-wall system, are gradually forced to improve thermal insulation performance in order to enhance the building energy efficiency. Also, Building Integrated Photovoltaics(BIPV) systems have been installed in the exterior side of the spandrel area, which is generally composed of windows. Those BIPVs aim to achieve high building energy efficiency and supply the electricity to building. However, if transparent BIPV module is combined with high insulated spandrel, it would reduce the PV efficiency for two major reasons. First, temperature in the air space, located between window layer and finishing layer of the spandrel area, can significantly increase by solar heat gain, because the space has a few air density relative to other spaces in building. Secondly, PV has a characteristics of decreased Voltage(Voc and Vmp) with the increased temperature on the PV cell. For these reasons, this research analyzed a direct interrelation between PV Cell temperature and electricity generation performance under different insulation conditions in the spandrel area. The different insulation conditions under consideration are 1) high insulated spandrel(HIS) 2) low insulated spandrel(LIS) 3) PV stand alone on the ground(SAG). As a result, in case of 1) HIS, PV temperature was increased and thus electricity generation efficiency was decreased more than other cases. To be specific, each cases' maximum temperature indicated that 1) HIS is $83.8^{\circ}C$, 2) LIS is $74.2^{\circ}C$, and 3) SAG is $66.3^{\circ}C$. Also, each cases yield electricity generation like that 1) HIS is 913.3kWh/kWp, 2) LIS is 942.8kWh/kWp, and 3) SAG is 981.3kWh/kWp. These result showed that it is needed for us to seek to the way how the PV Cell temperature would be decreased.

• 전자공학회논문지
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• 제52권9호
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• pp.63-73
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• 2015

본 논문에서는 특별한 보정기법 없이 채널 간 오프셋 부정합 문제를 최소화한 2채널 time-interleaved (T-I) 구조의 10비트 120MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 4비트-7비트 기반의 2단 파이프라인 구조 및 2채널 T-I 구조를 동시에 적용하여 전력소모를 최소화하면서 빠른 변환속도를 구현하였다. 채널 간에 비교기 및 잔류전압 증폭기 등 아날로그 회로를 공유함으로써 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋 부정합 문제를 추가적인 보정기법 없이 최소화할 뿐만 아니라 전력소모 및 면적을 감소시켰다. 고속 동작을 위해 SAR 로직에는 범용 D 플립플롭 대신 TSPC D 플립플롭을 사용하여 SAR 로직에서의 지연시간을 최소화하면서 사용되는 트랜지스터의 수도 절반 수준으로 줄임으로써 전력소모 및 면적을 최소화하였다. 한편 제안하는 ADC는 기준전압 구동회로를 3가지로 분리하여, 4비트 및 7비트 기반의 SAR 동작, 잔류전압 증폭 등 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 최소화하였다. 시제품 ADC는 고속 SAR 동작을 위한 높은 주파수의 클록을 온-칩 클록 생성회로를 통해 생성하였으며, 외부에서 duty cycle을 조절할 수 있도록 설계하였다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.69LSB, 0.77LSB이며, 120MS/s 동작속도에서 동적 성능은 최대 50.9dB의 SNDR 및 59.7dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.36mm^2$이며, 1.1V 전원전압에서 8.8mW의 전력을 소모한다.