• 대한전자공학회논문지SD
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• 제46권11호
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• pp.84-91
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• 2009

본 논문은 multi-level signaling을 이용한 high speed serial link transmitter에 관하여 제안하였다. High speed serial link에서 수 Gb/s를 달성하기 위해 4-pulse amplitude modulation (PAM) 을 사용하였다. 4-PAM은 4개의 level로 한 symbol time에 2 bit data를 전송함으로써 binary signaling보다 2배 빠른 data 전송이 가능해졌다. 제안된 4-PAM transmitter는 전압 output 대신 전류 output을 생성하며 이로 인해 driver의 switching time이 빨라져서 더 높은 속도의 transmitter를 구현할 수 있었다. $2^5-1$ pseudo-random bit sequence (PRBS) 생성기는 built-in self test (BIST)를 하기 위해 on-chip으로 설계되었다. 본 연구는 동부 하이텍 $0.18{\mu}m$ CMOS 공정을 통하여 설계되었으며 1.8 V supply voltage에서 eye 크기가 160 mV 이고 최대 동작 속도는 8 Gb/s이다. 칩 전체 면적은 $0.7\times0.6mm^2$이며 전력 소모는 98 mW이다.

• 대한임베디드공학회논문지
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• 제12권4호
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• pp.193-204
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• 2017

Various 3D-stacked DRAMs have been proposed to overcome the memory wall problem. Hybrid Memory Cube (HMC) is a true 3D-stacked DRAM with stacked DRAM layers on top of a logic layer. The logic die is mainly used to implement a memory controller for HMC, and it is connected through a high speed serial link called SerDes with a host that is either a processor or another HMC. In HMC, the serial link is crucial for both performance and power consumption. Therefore, it is important that the link is configured properly so that the required performance should be satisfied while the power consumption is minimized. In this paper, we propose a HMC system model included the high speed serial link to estimate performance accurately. Since the link modeling strictly follows the link flow control mechanism defined in the HMC spec, the actual HMC performance can be estimated accurately with respect to each link configuration. Various simulations are conducted in order to deduce the correlation between the HMC performance and the link configuration with regard to memory utilization. It is confirmed that there is a strong correlation between the achievable maximum performance of HMC and the link configuration in terms of both bandwidth and latency. Therefore, it is possible to find the best link configuration when the required HMC performance is known in advance, and finding the best configuration will lead to significant power saving while the performance requirement is satisfied.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.79-85
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• 2009

본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다.

• 한국통신학회논문지
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• 제30권6A호
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• pp.510-516
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• 2005

본 논문은 고속 광 이더넷에서 최소 대역폭 특성을 지닌 선로 부호에 의한 전송 성능의 개선 가능성을 제시하고자 선로 부호의 파라미터들을 조사 분석하고, 동일한 광 이더넷에서 최소 대역폭 특성이 있는 선로 부호(MB810)와 기존의 선로 부호(8B/10B)로 각각 부호화된 데이터를 전송하는 시뮬레이션을 수행하였다. 시뮬레이션 환경은 10기가비트 이더넷의 표준에 있는 Serial type LAN PHY 10GBASE-E 물리 계층을 사용한 단일 채널 전송 광 이더넷과 WDM type LAN PHY 10GBASE-LX4 물리계층을 사용한 다중 채널 전송 광 이더넷으로 구현되었다. 또 MB810 선로부호의 최소 대역폭 특성을 확인하고 두 선로부호에 의한 전송 성능을 비교하기 위하여 수신 광 파워에 따른 비트 오율(BER)을 비교하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2007년도 추계학술대회 논문집
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• pp.179-186
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• 2007

경부고속열차(KTX) 제어시스템은 차량컴퓨터(OBCS), 차상신호제어장치(ATC), 견인제동추진장치(MBU), 운전자고장안내지원장치(TECA), 유무선통신장치(MDT), 보조전원제어장치(ABU), 공조장치(HVAC), 객차활주제어장치(TRAE), 도착지표시장치(PID), 객실안전및객실편의설비동작표시장치(FDTR) 등이 차량컴퓨터를 마스터로 그 외 하부제어장치들은 슬레이브로 다양한 시리얼라인을 매체로 상호 제어한다. 이런 다양한 시리얼링크라인의 물리적 구조와 상호 데이터 전송구조를 분석하기 위해, 시리얼라인 분석기를 다양한 방법으로 사용한다. 시리얼라인 분석기를 사용하기 위해서는 사전에 고속열차에 대한 전문 기술과 장비사용에 대한 경험이 필요하다. 공간과 환경이 어려운 여건에서, 고속열차정비에 근무하면서, 하부장치 시리얼라인 데이터 수집과정에서 얻은 물리적 접속방법과 통신데이타 분석에 대한 기본 구조를 제시하여, 관련 업무에 종사하는 분에게 도움이 되고자 한다. 또 한 향후 독자적으로 개발 된 고속열차 시운전과정에서 필요한 고속열차 진단업무에 도움이 되고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.522-525
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• 2006

최근 모바일 기기들은 3D 게임, 무선 인터넷, 동영상, DMB, GPS, PMP 등의 기능을 추가하고 있으며 이들을 제대로 지원하기 위해 디스플레이의 크기도 점차 커지고 있다. 이에 따라 프로세서에서 디스플레이 장치로의 더 빠른 전송 속도에 대한 요구도 커지고 있으나 기존의 병렬 방식의 인터페이스로는 그 한계에 이르렀다. 이러한 한계를 극복하기 위해 최근에 고속 직렬 방식의 인터페이스가 대두되고 있다. 직렬 방식의 장점은 높은 대역폭과 더불어 적은 신호선 수, 저전력 특성, 전자파 장애의 최소화라는 특징을 지닌다. 본 논문에서는 고속 직렬 방식의 물리적 계층으로 LVDS(Low-Voltage Differential Signaling)를 응용하고 링크 계층으로 패킷 방식을 사용하는 인터페이스를 구현하여 이를 디스플레이 장치에 적용한다. 구현된 직렬 인터페이스는 충분한 전송 대역폭과 함께 대폭 감소된 신호선 개수라는 특징을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1193-1196
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• 2003

This paper proposes a 2x oversampling method with a smart sampling for a clock and data recovery(CDR) circuit in a 2.5Gbps serial data link. In the conventional 2x oversampling method, the "bang-bang" operation of the phase detection produces a systematic jitter in CDR. The smart sampling in phase detection helps the CDR to remove the "bang-bang" operation and to improve the jitter performance. The CDR with the proposed 2x oversampling method is designed using Samsung 0.25${\mu}{\textrm}{m}$ process parameters and verified by simulation. Simulation result shows the proposed 2x oversampling method removes the systematic jitter.e systematic jitter.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1494-1500
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• 1999

다양한 데이터 전송속도가 혼합된 고속의 멀티미디어 서비스를 제공하기 위해 Multi-Code CDMA (Code Division Multiple Access) 전송 방식이 제안되고 있다. 이 전송방식은 고속의 데이터를 N개의 병렬 저속 데이터 흐름으로 바꾸고, 서로 구별 가능한 PN코드로 확산 후 합하여 발생하는 multi level 신호를 전송한다. 이 multi-level신호는 역방향 link상에서 이동국 송신 출력이 커짐에 따라 인접 서비스 구역에 미치는 간섭양이 증대되는 문제점이 발생한다. 따라서 이러한 문제점을 해결할 수 있는 M/B 변환부(multi level to binary level conversion)를 이용하여 multi level의 신호를 binary level 신호로 바꾸어 전송하는 Multi-Code CDMA 전송방식을 제안하고, M/B를 사용한 MC-CDMA 전송방식과 M/B를 사용하지 않은 MC/CDMA 전송방식의 성능을 비교하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.277-280
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• 2001

The proposed clock generator lowers the operating frequency in a system core though it keeps data bandwidth high because it has a multiphase clocking architecture. Moreover. it has a dual loop which is comprised of an inner analog phase generation loop and outer digital phase control loop. It has both advantages of DLL's wide operating range and DLL's low jitter The proposed design has been demonstrated in terms of the concept and Hspice simulation. All circuits were designed using a 0.25${\mu}{\textrm}{m}$ CMOS process and simulated with 2.5 V power supply.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.