• 분석과학
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• 제16권5호
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• pp.1041-1051
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• 2003

즉발감마선 중성자방사화법 (PGAA)은 시료내 미량 및 주원소를 빠르게 비파괴적으로 분석하는 방법으로 주로 광물, 금속, 석탄, 시멘트, 석유, 코팅, 제지 등 다양한 산업체에서 실시간 분석법으로 매우 유용하다. 이 방법은 제약과 관련된 산업체 또는 연구업무에도 활용되며, 마약 또는 폭발물과 같은 위험물질의 탐지에도 이용되고 있다. 본 총설은 즉발감마선 중성자 방사화법의 현재의 기술현황과 앞으로 연구추진 경향에 대하여 서술하였다. PGAA 시스템은 중성자 선원, 증성자 핵반응으로부터 발생하는 즉발감마선을 측정하기위한 다중채널분석기와 A/D 변환기 등의 전자모듈과 고분해능 HPGe 검출기로 구성된다. 속중성자의 콤프턴 산란에 의한 높은 바탕값은 감마-감마 동시계수장치의 도입으로 개선될 수 있다. 현재 $^{252}Cf$를 사용한 즉발감마선 중성자 방사화 장치는 수용액중에 존재하는 원소들의 실시간분석을 위해 한국원자력연구소에서 개발중에 있다. 이 장치는 다양한 마약 및 폭발물 또는 화학무기의 탐지에도 응용될 수 있다.

• 지구물리와물리탐사
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• 제8권3호
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• pp.224-231
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• 2005

현장 물리탐사 수행 시 상용화된 장비로는 탐사 대상 매질의 물성, 대상체의 크기, 모양 등의 탐사목적 및 현장여건에 의해 탐사가 불가능 하거나 탐사 목적에 맞는 분해능을 얻지 못하는 경우를 종종 만나게 된다. 이러한 다양한 현장 조건 및 탐사 목적에 효과적으로 적용할 수 있는 다목적 물리탐사 측정 시스템을 개발하였다. 이 다목적 측정 시스템은 PXI를 기반으로 하며 A/D 변환기 또는 GPIB 인터페이스를 이용한 측정 장치를 통해 신호를 측정하게 되며 확장성이 커 다양한 문제에 적용이 가능하다. 구성된 측정 시스템을 이용하여 시추공 레이다 탐사 시스템과 시추공 초음파 탐사 시스템, 전자기적 잡음 측정 시스템을 구축하였다. 시추공 레이다 탐사 시스템은 네트워크 분석기를 GPIB를 통해 제어하고 현장 조건에 따라 임의로 안테나의 길이 조절이 가능한 스텝 주파수 레이다 탐사 시스템이며, 시추공 초음파 탐사 시스템은 압전 송수신기 센서, 고출력 송신기와 A/D 변환기로 구성되어 시추공 내에서 초음파를 이용하여 착맥된 지하공동의 범위를 측정하기 위해 구성된 시스템이며, 전자기적 잡음 측정 시스템은 3개의 자기장 센서와 2개의 전기장 센서 그리고 A/D 변환기로 구성되며 임의로 측정시간과 샘플링 주파수의 조절이 가능하고 임의의 시간에 예약 측정이 가능한 시스템이다. 시추공 레이다 탐사 시스템은 상용 시스템으로 불가능했던 지하공동의 넓이와 지장물을 찾는 탐사에서 효과적인 결과를 보여주었으며, 시추공 초음파 탐사 시스템도 지하공동의 넓이를 측정하는 실험에서 가능성을 확인할 수 있었다. 한편 전자기적 잡음 측정 시스템을 이용하여 도심지 내 전자기적 잡음특성을 파악할 수 있었으며, 이를 변형하여 전기비저항 탐사 시 사용되는 다양한 케이블에 대한 케이블 내의 전자기적 유도 현상 및 그에 따른 신호 왜곡을 규명하는 실험에 적용하여 시스템의 확장성을 확인하였다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.81-92
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• 2013

인공위성은 태양전지판 전개, 통신 안테나 전개, 관측 장비에 대한 오염방지 덮개, 추진계의 파이로테크닉 밸브 및 리튬-이온 셀 모듈 바이패스 장치 등 다수의 분리장치들을 포함하고 있다. 파이로테크닉 회로로 동작되는 분리장치의 기폭제들은 단발성으로 동작되기 때문에 기폭제 구동은 성공적 임무 수행을 위해 필수 요소이다. 파이로테크닉 회로는 안전을 위한 스위칭 네트워크를 포함해야 한다. 일반적인 스위칭 네트워크는 기폭제 점화 동안 스위칭 과도상태 전류를 취급하기 위해 높은 정격 전류 용량의 점화 스위치로 구성되는 단점이 존재한다. 파이로테크닉 회로는 기폭제가 메인버스에서 점화되면 버스에서 요구되는 첨두 전력을 감소시킬 수 있는 전력 조절 기능을 필요로 한다. 본 논문은 기폭제 점화 동안 스위칭 과도상태 전류를 취급하기 위해 높은 정격 전류 용량의 점화 스위치로 구성되는 단점을 극복하기 위해 점화 스위치를 작동시키기 위한 점화 명령에 동조된 파이로테크닉 회로를 설계한다. 파이로테크닉 회로는 점화스위치들이 점화 전류를 전달만 하고 스위칭을 하지 않는 것을 보증하기 위해 점화 명령에 동조되어 전류 제한된 윈도우 펄스 점화 전류를 제공한다. 전류 제한된 윈도우 펄스 점화 전류는 스위칭 네트워크에서 낮은 정격 전류 용량과 가벼운 무게의 스위치 사용을 가능하게 한다. 파이로테크닉 회로의 전류 제한 기능은 기폭제에 공급하는 전압을 감소시키고 첨두 버스 전력을 감소시키는 전력 조절 효과를 제공한다. 정지궤도위성 개발에 적용하기 위해 파이로테크닉 회로는 개발 모델에서 시험하여 기능을 검증하였다.

• 한국산학기술학회논문지
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• 제13권6호
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• pp.2484-2490
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• 2012

본 연구는 EV용 전기차동차의 차세대 에너지원인 리튬이온 배터리 팩을 관리하는 BMS의 성능 검증을 위한 시뮬레이터의 Cell simulation 보드와 이를 컨트롤 할 수 있는 임베디드 프로그램을 개발 하였다. 그리고 시뮬레이터의 속도를 향상시키고, 시스템 단가를 낮출 수 있는 Amplifier를 직렬로 연결하는 방식을 고안하여 OP amp와 트랜지스터를 직렬로 연결하였다. 또한, DAC를 채널마다 사용하여 채널간 절연(isolation)성능 을 기존 방식보다 향상 시켰다. 그리고 전류 제한 보호회로를 구성하여, 외란으로부터 보드를 보호 할 수 있도록 하였다. 개발된 시뮬레이터의 성능 검증을 위하여 각 셀에 5V부터 0.5V까지 0.5V의 크기로 전압을 강하 시키면서 총 10번의 실험을 하였다. 실험 데이터의 유의성 분석 결과, 모든 실험 조건에서 평균 0.001~0.004V 표준 편차로 출력되는 것을 확인하였으며, 이를 통하여 본 시뮬레이터가 높은 유의성 및 반복성을 가지는 시스템임을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.62-68
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• 2010

본 논문에서는 주로 소면적 구현을 위하여 세그먼트 부분 정합 기법을 적용한 10비트 100MS/s DAC를 제안한다. 제안하는 DAC는 비교적 적은 수의 소자로도 요구되는 선형성을 유지하면서 고속으로 부하저항의 구동이 가능한 세그먼트 전류 구동방식 구조를 사용하였으며, 제안하는 세그먼트 부분 정합 기법을 적용하여 정합이 필요한 전류 셀들의 숫자와 크기를 줄였다. 또한, 전류 셀에는 작은 크기의 소자를 사용하면서도 높은 출력 임피던스를 얻을 수 있도록 이중-캐스코드 구조를 채용하였다. 시제품 DAC는 0.13um CMOS 공정으로 제작되었으며, 유효 면적의 크기는 $0.13mm^2$이다. 시제품 측정 결과, 3.3V의 전원전압과 $1V_{p-p}$의 단일 출력 범위 조건에서 $50{\Omega}$의 부하저항을 구동할 때 DNL 및 INL은 각각 -0.73LSB, -0.76LSB 수준이며, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.