• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.757-759
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• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.

• 한국정보통신학회논문지
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• 제17권7호
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• pp.1653-1659
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• 2013

본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널 간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터 출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.241-244
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• 2000

본 논문에서는 HDL을 이용하여 간략형 8-bit 프로세서를 설계하였다. 본 논문에서 설계한 8-bit 프로세서는 3가지의 주소 지정 방법으로 19개의 명령어를 수행하며, 256Kbyte의 메모리와 IR, PC, SP, Y, MA, MD, AC, IN, OUT의 레지스터를 가지고 있다. 설계된 간략형 8-bit 프로세서를 시뮬레이션을 통하여 작동 검증하였고 FPGA 칩상에 합성하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제3권3호
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• pp.73-80
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• 2014

본 논문에서는 이벤트구동 HDL 시뮬레이션에서 시뮬레이션 실행 시간 단축을 위한 인크리멘탈 시뮬레이션 방법을 제시한다. 일반적으로 시뮬레이션 과정은 일련의 반복적인 설계수정들과 동반되어 반복적으로 일어난다. 인크리멘탈 시뮬레이션은 이와같은 반복적인 시뮬레이션에서 설계수정 전의 시뮬레이션 결과를 이용하여서 설계수정 후에 진행되는 시뮬레이션의 수행 시간을 단축할 수 있는 효과적인 시뮬레이션 방법이다. 본 논문에서 제안된 인크리멘탈 시뮬레이션 방법의 유용함은 다양한 실제 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.135-138
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• 2005

HDL(Hardware Description Language) is the most important modem tools used to describe hardware, and becomes important as we move to higher levels of abstraction. The HDL has been made brisk use of in analog design, MEMS device[1-2], process related field as well as digital design. The most important characteristics of HDL is Abstraction which is the strongest tool that extend greatly designer's design ability. In this paper by the Modelling Continuum with hierarchical structure of abstraction, we apply UML(Unified Modeling Language) to SoC Design with HDL UML makes an easy and visual description of the various levels of abstraction, and gives designers good flexible modeling capabilty for SoC Design.

• 인터넷정보학회논문지
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• 제18권5호
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• pp.1-8
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• 2017

LEA(Lightweight Encryption Algorithm)는 2013년 국가보안연구소(NSRI)에서 빅데이터 처리, 클라우드 서비스 및 모바일 환경에 적합하도록 개발되었다. LEA는 128비트 메시지 블록 크기와 128비트, 192비트 및 256비트 키(Key)에 대한 암호화 방식을 규정하고 있다. 본 논문에서는 128비트 메시지를 암호화하고 복호화할 수 있는 LEA 블록 암호 알고리즘을 Verilog-HDL을 사용하여 설계하였다. 설계된 LEA 암.복호화 IP는 Xilinx Vertex5 디바이에서 약 164MHz에서 동작하였다. 128비트 키 모드에서 최대 처리율은 874Mbps이며, 192비트 키 모드에서는 749Mbps 그리고 256비트 키 모드에서는 656Mbps이다. 본 논문에서 설계된 암호 프로세서 IP는 스마트 카드, 인터넷 뱅킹, 전자상거래 및 IoT (Internet of Things) 등과 같은 모바일 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 전기전자학회논문지
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• 제26권4호
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• pp.577-583
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• 2022

위상고정루프에 대해 선형 위상-도메인 모델링을 진행하여 시스템의 안정성을 고려한 각 블록의 설계 매개 변수들을 설정한 이후 빠른 동작 특성을 확인하기 위해 Verilog-HDL 기반의 모델링을 수행할 수 있다. 이때 단순한 동작 특성뿐 아니라 위상잡음 및 비선형 특성까지 모델링에 반영할 수 있는데, 본 논문에서는 디지털-시간 변환기(DTC)의 비선형 특성 및 디지털 조정 발진기(DCO)의 위상잡음 모델링을 추가로 소개한다. 동작 모델을 사용하여 시스템 레벨의 설계를 마치면 시간-도메인 영역에서 과도 응답 시뮬레이션을 진행하여 설계 타당성을 확인할 수 있으며, 출력 신호 결과를 위상잡음 그래프로 나타내어 이를 이상적인 위상잡음 그래프와 비교함으로써 동작과 성능에 대한 검증이 가능함을 나타내었다. 시간-도메인 영역에서 시뮬레이션 소요시간 비교를 위해 TSMC 0.18-㎛ 공정을 사용한 아날로그 위상고정루프의 설계 결과와 비교하였으며, 6 us의 과도 응답 해석을 진행했을 때 1.43초로 트랜지스터 레벨의 아날로그 설계 방식(692초) 대비 484배 빠른 시뮬레이션 시간을 나타내었다.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1735-1740
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• 2005

SoC 설계에서는 많은 수의 IP 들이 하나의 칩에 집적되며 이들은 각각 서로 다른 주파수로 동작해야 가장 효율적으로 동작할 수 있다. 이러한 IP들을 연결하기 위해서는 비동기 클럭 동작 사이에 버퍼 역할을 할 수 있는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 유효 비트 방식의 비동기 FIFO를 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계와 비교 평가한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.390-393
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• 2003

본 논문에서는 ATM 교환기의 스위치 패브릭을 효과적이고, 빠르게 중재할 수 있는 Cell 스케줄링 알고리즘의 구현에 대해 연구한다. 본 논문에서 설계하는 ATM 셀 스케줄러는 iSLIP 알고리즘을 기본으로 하고 있으며, 이의 고속 구현에 대해 연구한다. 구현되는 셀 스케줄러는 random uniform 트래픽에 대해 100%에 수렴하는 스케줄링 성능을 제공하고 있다. 따라서 본 연구에서는 기본적인 스케줄러의 구조를 제안하고, 이를 HDL로 모델하여 동작 수준 및 타이밍 시뮬레이션을 완료하였다. 그리고 본 논문에서 설계된 셀 스케줄러는 8 포트를 지원하도록 설계하였으며, 이를 기반으로 하여 32 포트로 확장할 수 있다. 8 포트를 지원하는 스케줄러는 grant 및 accept 스테이지를 각각 2단 파이프라인 방식으로 설계하였다.