KIPS Transactions on Computer and Communication Systems (정보처리학회논문지:컴퓨터 및 통신 시스템)

Korea Information Processing Society (한국정보처리학회)
권호 표지
DOI QR코드

DOI QR Code

A Practical Approach to Incremental Event-driven HDL Simulation

인크리멘탈 이벤트 - 구동 HDL 시뮬레이션에의 실제적 접근법

  • 양세양 (부산대학교 정보컴퓨터공학부) ;
  • 심규호 (삼성전자 SYS.LSI 기반설계센터)
  • Received : 2014.01.06
  • Accepted : 2014.02.19
  • Published : 2014.03.31
Download PDF
⟨ Previous Next ⟩

Abstract

In this paper, we propose an incremental simulation method in event-driven HDL simulation to reduce the simulation execution time. In general, the simulation is repeated with a series of design changes. Incremental simulation is an efficient simulation method that shortens the simulation execution time for the following simulation by using the result of previous simulation. We have observed the effectiveness of the proposed approach through the experimentation with multiple real designs.

본 논문에서는 이벤트구동 HDL 시뮬레이션에서 시뮬레이션 실행 시간 단축을 위한 인크리멘탈 시뮬레이션 방법을 제시한다. 일반적으로 시뮬레이션 과정은 일련의 반복적인 설계수정들과 동반되어 반복적으로 일어난다. 인크리멘탈 시뮬레이션은 이와같은 반복적인 시뮬레이션에서 설계수정 전의 시뮬레이션 결과를 이용하여서 설계수정 후에 진행되는 시뮬레이션의 수행 시간을 단축할 수 있는 효과적인 시뮬레이션 방법이다. 본 논문에서 제안된 인크리멘탈 시뮬레이션 방법의 유용함은 다양한 실제 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

Keywords

References

  1. P. Rashinkar, P. Paterson, and L. Singh, System-on-a-chip Verification: Methodology and Technique, Kluwer Academic Publishers, Dec., 2000.
  2. B. Wile, J. Goss, and W. Roesner, Comprehensive Functional Verification: The Complete Industry Cycle (Systems on Silicon), Elsevier, June, 2005.
  3. Kyuho Shim et al., "Simulation method based on design checkpoint for efficient debugging", Journal of KIPS-A Vol.19, No.3, Korean Information Processing Society (KIPS), pp.113-120, 2012. https://doi.org/10.3745/KIPSTA.2012.19A.3.113
  4. S. Y. Hwang, T. Blank, and K. Choi, "Incremental functional simulation of digital circuits'', Proc. International Conference of Computer-Aided Design, pp.392-395, Nov., 1987.
  5. S. Y. Hwang, T. Blank, and K. Choi, "Fast Functional Simulation: An Incremental Approach", IEEE Transaction on CAD, Vol.7, pp.765-774, 1988. https://doi.org/10.1109/43.3947
  6. Kyuho Shim, Youngrae Cho, Namdo Kim, Hyuncheol Baik, Kyungkuk Kim, Dusung Kim, Jaebum Kim, Byeongun Min, Kyumyung Choi, Maciej Ciesielski, and Seiyang Yang, "A Fast Two-pass HDL Simulation with On-Demand Dump", Asia and South Pacific Design Automation Conference, 2008. pp.422-427, 2008.
  7. Namdo Kim, Junhyuk Park, Byeong Min, K.M. Choi, Kyuho Shim and Seiyang Yang, "Smart Debugging Strategy for Billion-Gate SOCs", User Track, 47th Design Automation Conference, June, 2010.
  8. J. Marantz, "Enhanced Visibility and Performance in Functional Verification by Reconstruction" Proc. 35th Design Automation Conference, pp.164-169, June, 1998.
  9. Yu-Chin Hsu, "Maximizing Full-Chip Simulation Signal Visibility for Efficient Debug", International Symposium on VLSI Design, Automation and Test, pp.1-5, 2007.
  10. IUS Simulator Usermanual, Cadence Design Systems (http://www.cadence.com)