In this thesis, we present efficient techniques to reduce the switching activity in a CMOS combinational logic network based on local logic transforms. But this techniques is not appropriate in the view of testability because of deteriorating the random pattern testability of a circuit. This thesis proposes a circuit design method having two operation modes. For the sake of power dissipation(normal operation mode), a gate output switches as rarely as possible, implying highly skewed signal probabilities for 1 or 0. On the other hand, at test mode, signals have probabilities of being 1 or 0 approaching 0.5, so it is possible to exact both stuck-at faults on the wire. Therefore, the goals of synthesis for low power and random pattern testability are achieved. The hardware overhead sof proposed design method are only one primary input for mode selection and AND/OR gate for each redundant connection.
Molding properties of etched surface pattern are presented. Injection molding has given attention on improving dimensional accuracy and productivity. However, the molding of etched surface pattern on plastic parts is not researched relatively for its additional values, which can meet design function and customer's attraction. Specimens, whose surface patterns are made by print-type etching, are investigated. The molding properties of surface pattern are estimated with roughness deviation of surface pattern on part and mold. The etching properties are related to physical properties of plastic materials and surface roughness of etched pattern. Also, flow mark and gate location can give influence on surface pattern molding. The experimental result can contribute to good molding of surface pattern in injection molding.
Molding properties of etched surface pattern are presented. Specimens, whose surface patterns are made by print-type etching, are investigated. The molding properties of surface pattern are estimated with roughness deviation of surface pattern on part and mold. The etching properties are related to physical properties of plastic materials and surface roughness of etched pattern. Also, flow mark and gate location can give influence on surface pattern molding. The experimental result can contribute to good molding of surface pattern in injection molding.
반도체 소자의 실리콘 게이트 전극 식각공정은 산화막에 대한 높은 식각 선택비와 정확한 식각형상 제어 등의 공정요구 조건을 충족시키기 위해 고밀도 플라즈마 식각공정을 사용하나 식각 후 notching이 발생되는 문제점을 보이고 있다. 특이하게 도핑 되지 않은 비정질 실리콘을 게이트 전극 물질로 사용한 경우 발생된 notching의 위치가 가장 외곽에 위치한 게이트 전극선의 바깥쪽에서 주로 발생되는 것이 관찰 되었다. 본 연구에서는 $Cl_2/HBr/O_2$의 식각기체 구성으로 notching 발생이 식각변수들에 따라 받는 경향성을 파악하고, 식각장치 내에서 실리콘 기판에 도달하는 식각 이온들의 진행경로를 분석하였다. 주 원인은 플라즈마 내의 식각 활성종 이온들이 대전효과에 의하여 궤적의 왜곡이 일어나 notching 현상이 발생되는 것으로 파악되었다. 이 결과를 바탕으로 도핑 되지 않은 비정질 실리콘 게이트 식각에서 발생하는 notching의 형성기구를 정성적으로 설명하였다.
본 논문에서는 게이트 레벨에서 논리 최적화를 하기 위한, 새로운 시스템을 제안한다. 본 시스템은 회로의 일부분을 간략화된 등가회로로 대치하는 local transformation을 rule로 표현한 rule-based 시스템이다. 본 시스템에서는 효율적인 패턴매칭을 위해, 'rule의 일반화'와 '국소최적화'를 제안한다. Rule의 일반화는 패턴매칭시 회로탐색을 줄이기 위해 사용되며, 국소최적화는 불필요한 회로탐색을 배제하기 위해 사용된다. 또한, 불필요한 패턴매칭 시도를 줄이기 위해, 회로 패턴의 매칭순서를 rule 기술에 포함시킨다. 또한, 본 시스템을 하드웨어 컴파일러에 의해 생성된 논리회로 최적화에 적용하여, 그 효용성을 보인다.
본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝 하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리 공정을 가하여 수율을 확실히 개선 할 수 있었다.
The switched reluctance motor(SRM) has considerable potential for industrial applications because of its high result lily as a result of the absence of rotor windings. In some applications with SRM, paralleling strategy is often used for cost saving, increasing of current capacity and system reliability. A SRM inverter has very low ,switching frequency. This results in reducing the burden for a high-speed of the gate-amp interface circuit. and the linearity of optocoupler is used to protect the instantaneous peak current for the stable operation. In this paper, series resistor is used to equal the current sharing of each switching device and a linear gate-amp is proposed to protect the instantaneous peak current which occurs in transient state. The proposed paralleling strategy is verified by experimental results.
This paper describes the characteristics of Ru-Zr alloy gate electrodes deposited by co-sputtering. The various atomic composition was made possible by controlling sputtering power of Ru and Zr. Thermal stability was examined through 600 and 700 $^{\circ}C$ RTA annealing. Variation of oxide thickness and X-ray diffraction(XRD) pattern after annealing were employed to determine the reaction at interface. Low and relatively stable sheet resistances were observed for Ru-Zr alloy after annealing. Electrical properties of alloy film were measured from MOS capacitor and specific atomic composition of Zr and Ru was found to yield compatible work function for nMOS. Ru-Zr alloy was stable up to $700^{\circ}C$ while maintaining appropriate work function and oxide thickness.
This paper presents the results of a visualization analysis of the correlation between the fiber orientation and flow pattern in injection molding using the Gate-magnetization method developed for the precise visualization of melt flow. The results of the comparisons of the fiber orientation angles with the flow patterns by the Gate-Magnetization method for GPPS mixed with glass fibers show the strong correlation between the flow patterns and fiber orientation angles. According to forward movement of the flow, the fiber orientation patterns move toward the side walls following the flow patterns. These results elucidate that fibers are oriented in the expansion process of the melt, and ...
1973년 팔당 수력발전소 준공 이래로 사용하여 온 수문조작기준은, 1985년 충주 다목적댐 건설에 따른 한강홍수예경보 프로그램 개선에 따라 일부 수정을 거쳐 사용하고 있다. 그 동안 한강 종합개발 사업의 하도정비사업결과로 팔당댐 하류지역의 수면저하가 가시적으로 발생하게 되었다. 이로 인해 댐 건설당시의 낙차에 변화가 생겼고 댐하류부의 수위가 평균 3m 정도 저하되어 잠수 오리피스식 여수로인 팔당댐의 방류량 산정식에 문제점이 발생하면서 수문개방방식별 방류량의 재산정이 불가피해졌다. 본 연구에서는, 이러한 문제점을 해결하고 수문조작기준을 결정하기 위하여 수리모형실험을 통해 세가지 수문조작 방식을 비교, 검토하였다. 댐우안에 위치한 발전소 설비 및 운영에 영향을 미치지 않는 안전범위를 최우선으로 하여 방류량별, 개도형태별로 하류부에서의 유황을 관찰하였으며, 또한 수치모형으로도 하류부유황을 모의하여 검토한 결과, 좌측 수문 5개씩을 순차적으로 개방하는 방식을 가장 적절한 수문조작기준으로 결정하였다.
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[게시일 2004년 10월 1일]
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