• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• Mycobiology
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• 제35권3호
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• pp.145-149
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• 2007

The Elfvingia applanata (EA), Hericium erinaceum (HE), Grifola frondosa (GF), Pholiota nameko (PN), Pleurotus eryngii (PE), Trametes suaveolens (TS), Fomes fomentarius (FF), and Inonotus obliquus (IO) could produce the endo- (EN) and exo-biopolymer (EX) in submerged culture. The highest anti-complementary activity of the EN was exhibited by PN (49.1%), followed by HE (38.6%), TS (37.0%), and FF (33.0%), whereas the high activity of the EX was found with GF (59.8%), followed by HE (36.3%), TS (30.8%), and IO (28.8%). The EN of P. nameko (EN-PN) and EX of G. frondosa (EX-GF) were found to contain 78.6% and 41.2% carbohydrates, while 21.4% and 58.8% protein, respectively. The sugar and amino acid compositions of EN-PN and EX-GF were also analyzed in detail.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권4호
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• pp.307-311
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• 2004

This paper presents an efficient architecture that optimizes the design of SEED S-box using composite field arithmetic. SEED is the Korean standard 128-bit block cipher algorithm developed by Korea Information Security Agency. The nonlinear function S-box is the most costly operation in terms. of size and power consumption, taking up more than 30% of the entire SEED circuit. Therefore the S-box design can become a crucial factor when implemented in systems where resources are limited such as smart cards. In this paper, we transform elements in $GF(2^8)$ to composite field $GF(((2^2)^2)^2)$ where more efficient computations can be implemented and transform the computed result back to $GF(2^8)$. This technique reduces the S-box portion to 15% and the entire SEED algorithm can be implemented at 8,700 gates using Samsung smart card CMOS technology.

• 정보처리학회논문지C
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• 제15C권2호
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• pp.133-140
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• 2008

본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.51-60
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• 2005

효율적인 암호 시스템의 설계는 환경에 적합한 유한체 연산이 뒷받침되어야 한다 특히 유한체에서의 역원 연산은 다른 연산에 비해 가장 많은 수행시간을 소비하므로, 개선에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 다항식 기저를 기반으로 Extended binary god algorithm (EBGA)를 이용한 유한체 $GF(2^m)$에서의 고속 역원 알고리즘을 제안한다. 제안된 역원 알고리즘은 EBGA보다 $18.8\%$, Montgomery inverse algorithm (MIA)보다 $45.9\%$ 적은 수행횟수를 가진다. 또한 기존에 제안된 시스톨릭 어레이 구조 (Systolic array structure)는 유한체 차수 m이 증가하는 경우 많은 하드웨어 리소스가 요구된다. 따라서 스마트 카드나 모바일 폰 등과 같은 경량화와 저전력이 요구되는 환경에는 적용하기 힘들다. 본 논문에서는 경량화된 암호 시스템 환경을 바탕으로 공간복잡도가 적으면서 동기화된 연산을 수행하는 새로운 하드웨어 구조를 제시한다. 본 논문에서 제안된 하드웨어 구조는 유한체 $GF(2^m)$에서의 역원을 계산하기 위해 기존의 알고리즘보다 적은 덧셈 연산과 모듈러 감산 연산을 포함하고 있으며, 유한체 $GF(2^m)$와 GF(p)에 적용이 가능한 통합된 역원기이다.

• 한국전자통신학회논문지
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• 제9권8호
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• pp.867-873
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• 2014

유한체 연산에서 MONB를 사용하면 곱셈 역원 계산시에 대량의 제곱계산이 필요하므로 역원을 계산하는 데에 긴 시간이 필요하게 된다. 이에 본 논문에서는 바탕체 $GF(2^{2n})$ 위의 확대체 $GF(2^{2^nm})^*$에서 특수한 정규기저를 사용하여 역원을 구하는 저 비용의 알고리즘을 제안한다. 제안하는 알고리즘을 사용하면 곱셈 역원 계산에는 $nb(2^nm-1)+w(2^nm-1)-2$번의 곱셈과 $2^n-1$번의 제곱연산이 소요되며, H/W에서 구현한 결과 Itoh 등의 방법 보다 곱셈역원 계산속도가 빠르게 나타났다.

• 수산해양기술연구
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• 제37권3호
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• pp.240-245
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• 2001

섬유함유율이 0%, 20% 그리고 30%인 단섬유 GF/PP 복합재료를 사용하여 8$0^{\circ}C$, 5$0^{\circ}C$ 그리고 실온에서 인장시험을 통하여 온도의 변화에 대한 파괴강도의 거동을 고찰한 결과는 다음과 같다. 1) 유리섬유로 강화하지 않은 순수 PP보다 유리섬유로 강화한 복합재료의 인장강도가 높게 나타났으며 섬유함유율이 증가할수록 그 값은 높게 나타났다. 2) 동일한 섬유함유율을 가지는 GF/PP 복합재료의 온도변화에 따른 인장강도는 실온의 경우가 가장 높게 나타나고 고온으로 갈수록 그 값이 낮게 나타났다. 3) GF/PP 복합재료의 파괴기구는 온도의 변화에 따라 매트릭스의 변형이 나타났으며 섬유의 풀아웃, 섬유와 매트릭스 사이의 디본딩을 관찰할 수 있었으며, 이와 같은 파괴기구가 종합적으로 상호작용한다고 생각된다.

• 한국수소및신에너지학회논문집
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• 제28권2호
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• pp.200-205
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• 2017

The three electrodes (carbon felt) were tested in all-vanadium redox flow battery (VRFB) to confirm the its usefulness. The electrode property was measured by the CV (cyclic voltammetry) method. The current ratio of maximum peak(IPA/IPC) in GF040BH5 and GF051BH3 had almost the same value compared to that in XF30A. The performances of VRFB using the each electrode were measured during 5 cycles of charge-discharge at the current density of $60mA/cm^2$. An average energy efficiency of the VRFB was 77.8%, 77.3%, and 79.2% for XF30A, GF040BH5 and GF051BH3, respectively. It was confirmed from the data that GF040BH5 and GF051BH3 is well suited for use in a VRFB as a electrode, like XF30A.

• 전자공학회논문지B
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• 제28B권10호
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• pp.799-806
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• 1991

Utilizing dual basis, normal basis, and subfield representation, three different finite field multipliers are presented in this paper. First, we propose an extended dual basis multiplier based on Berlekamp's bit-serial multiplication algorithm. Second, a detailed explanation and design of the Massey-Omura multiplier based on a normal basis representation is described. Third, the multiplication algorithm over GF(($2^{n}$) utilizing subfield is proposed. Especially, three different multipliers are designed over the finite field GF(($2^{4}$) and the complexity of each multiplier is compared with that of others. As a result of comparison, we recognize that the extendd dual basis multiplier requires the smallest number of gates, whereas the subfield multiplier, due to its regularity, simplicity, and modularlity, is easier to implement than the others with respect to higher($m{\ge}8$) order and m/2 subfield order.