• 융합신호처리학회논문지
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• 제2권3호
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• pp.102-109
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• 2001

본 논문에서는 GF($P^{m}$ )상에서의 새로운 승산 알고리듬과 승산기 구성법을 나타내었다. 유한체 상에서의 두 원소에 대한 승산공식을 유도하였고 유도된 수식에 의해 승산기를 구성하였다. 적용예로 GF(3) 승산 모듈과 덧셈 모듈을 전류 모드 CMOS 기법을 적용하여 구현하였다. 이러한 모듈을 기본 모듈로 사용하여 GF(3$^{m}$ )승산기를 설계하였고 SPICE를 통하여 검증하였다. 제시된 승산기는 규칙적인 셀 구조를 사용하였고 단순히 규칙적인 내부 결선으로 구성된다. 따라서, 유한체 상에서 차수가 m 차로 증가하는 승산에 대해서도 간단히 확장이 가능하다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권4호
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• pp.270-274
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• 2009

본 논문에서는 초소형 장치 상에서 적은 메모리만으로 효율적으로 연산 가능한 GF($2^m$) 상의 연산방법을 제안한다. 기존 구현들은 속도의 향상을 위한 곱셈연산 방법만을 제시하였으나, 본 논문에서는 곱셈 연산시 덧셈의 순서를 바꿈으로써 연산시 사용하는 메모리의 양을 줄이는 방법을 제시한다. 실험에 따르면, 본 논문에서 제안한 방법은 GF($2^{271}$)의 곱셈연산에서 이전에 제안된 방법들과 비교해 비슷한 수행 시간을 사용하면서 약 20% 적은 메모리 사용량을 보였다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.9-17
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• 2013

본 논문에서는 유한체 GF($2^m$)상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식을 이용한 두 다항식에 대한 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 설계하였다. 제시한 승산기의 구성은 $m^2$개의 동일한 기본 셀들로 설계되었으며, 제시한 기본 셀은 2입력 XOR 게이트와 2입력 AND 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 간단하며, 셀당 지연시간이 $D_A+D_X$이다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 정보처리학회논문지A
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• 제12A권3호
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• pp.235-242
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• 2005

본 논문에서는 유한체 $GF(2^m)$의 응용을 위한 새로운 비트-시리얼 나눗셈 회로를 제안한다. 제안된 나눗셈 회로는 수정된 바이너리 최대 공약수 알고리즘에 기반하며, 2m-1 클락 사이클 비율로 나눗셈 결과를 출력한다. 본 연구에서 제안된 회로는 기존의 비트-시리얼 나눗셈 회로에 비해 속도에서 $43\%$, 칩 면적에서 $20\%$의 성능 개선을 보인다. 또한 제안된 회로는 기약다항식의 선택에 있어 어떠한 제약 조건도 두지 않을 뿐 아니라 매우 규칙적이고 모듈화 하기 쉽기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다. 따라서 본 논문에서 제안된 나눗셈 회로는 저면적을 요구하는 $GF(2^m)$의 응용에 매우 적합하다.

• 한국전자통신학회논문지
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• 제4권3호
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• pp.197-203
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• 2009

부호이론이나 암호학의 응용분야에 유한체는 매우 중요한 내용이고, 컴퓨터에서의 구현시에는 종규기저를 사용하는 것이 효과적이다. 본 논문에서는 유한체 타입 I 최적정규기저를 가지는 $GF(2^{mk})$는 $GF(2^m)$의 확대체가 된다는 사실을 이용하여 지금까지 알려진 가장 효율적인 Reyhani-Masoleh and Hasan의 곱셈기보다 25%정도 빠른 곱셈기를 소개하려고 한다.

• 전기전자학회논문지
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• 제8권1호
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• pp.1-11
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• 2004

본 논문에서는 KOA를 적용하여 유한체 승산의 새로운 연산기법을 제시하였다. 먼저, 승산의 전개를 위해 주어진 다항식을 2분 또는 3분하여 각각 2항식과 3항식으로 재구성한 후 정의된 보조다항식을 사용하여 승산을 이루도록 하였다. 승산된 다항식에 모듈러 환원을 적용하기 위해 mod $F({\alpha})$ 연산식을 새롭게 전개하여 제시하였다. 제시된 연산기법들을 적용하여 $GF(2^m)$상의 승산회로를 구성하였고, Parr의 회로와 비교하였다. 비교논문의 경우 $GF((2^4)^n)$을 전제함으로써 그 적용이 매우 제한적이나, 본 논문에서는 $m=2^n$과 $m=3^n$인 경우를 보임으로써 그 적용이 Parr의 회로에 비해 보다 확장되었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2002년도 종합학술발표회논문집
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• pp.84-87
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• 2002

최근 정보보호의 중요성이 커짐에 따라 암호이론에 대한 관심이 증가되고 있다. 이 중 Galois 체 GF(2$^{m}$ )은 대부분의 암호시스템에서 사용되며, 특히 공개키 기반 암호시스템에서 주로 사용된다. 이들 암호시스템에서는 GF(2$^{m}$ )에서 정의된 연산, 즉 덧셈, 뺄셈, 곱셈 및 곱셈 역원 연산을 기반으로 구축되므로, 이들 연산을 고속으로 계산하는 것이 중요하다. 이들 연산 중에서 곱셈 역원이 가장 time-consuming하다. Fermat의 정리를 기반으로 하고, GF(2$^{m}$ )에서 정규기저를 사용해서 곱셈 역원을 고속으로 계산하기 위해서는 곱셈 횟수를 감소시키는 것이 가장 중요하며, 이와 관련된 방법들이 많이 제안되어 왔다. 이 중 Itoh와 Tsujii가 제안한 방법[2]은 곱셈 횟수를 O(log m)까지 감소시켰다. 본 논문에서는 Itoh와 Tsujii가 제안한 방법을 이용해서, m=2$^n$인 경우에 곱셈 역원을 고속으로 계산하는 방법을 제안한다. 본 논문의 방법은 필요한 곱셈 횟수가 Itoh와 Tsujii가 제안한 방법 보다 적으며, m-1의 분해가 기존의 방법보다 간단하다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.35-42
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• 2007

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 나눗셈 연산의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 나눗셈기를 제안한다. 제안된 유한체 나눗셈기는 유클리드 알고리즘과 표준기저 방식을 사용하였다. 수학적 정리를 통한 효율적인 알고리즘과 Radix-4에 맞는 새로운 카운터 구조를 제안하였고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 및 직렬 나눗셈기, Digit-serial 시스톨릭 나눗셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 나눗셈기를 설계하였으며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 정보보호학회논문지
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• 제14권3호
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• pp.41-48
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• 2004

유한체의 곱셈과 나눗셈은 오류정정부호와 암호시스템에서 중요한 산술 연산이다. 유한체 GF(2$^{m}$ )의 원소를 표현하기 위해 다양한 기저가 사용되며 차수가 m인 GF(2)상의 원시다항식으로 구성할 수 있다. 정규기저를 사용하면 곱셈이나 곱셈 역원의 연산을 쉽게 수행할 수 있다. 정규기저 표현을 이용하는 Massey-Omura 승산기는 동일한 2진함수를 사용하여 몇 번의 순회치환으로 곱셈 또는 나눗셈이 수행되며 논리함수의 곱셈항 수가 승산기의 복잡도를 결정한다. 유한체의 정규기저는 항상 존재한다. 그러나 주어진 원시다항식에 대해 최적의 정규원소를 구하는 것은 쉽지 않다. 본 논문에서는 정규기저의 생성 방법을 고찰하고, Massey-Omura 승산기를 이용한 곱셈 또는 곱셈 역원의 계산에서 연산의 복잡도를 최소화할 수 있는 정규기저를 각 원시다항식에 대해 구하여, 최적의 정규원소와 곱셈항의 개수를 제시한다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.628-636
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• 2010

본 논문에서는 GF($2^m$)상의 표준기저를 사용한 새로운 형태의 VCG에 의한 고속병렬 승산회로를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행하는 벡터 코드 생성기(VCG) 기본 셀을 설계하였고, VCG 회로와 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 부분 승산결과 셀(PPC)를 설계하였다. 제안한 승산기는 VCG와 PPC를 연결하여 고속의 병렬 승산을 수행한다. VCG 기본 셀과 PPC는 각각 1개의 AND 게이트와 1개의 XOR 게이트로 구성된다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 GF($2^4$)를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 VCG와 PPC을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.