• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.153-159
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• 2009

A CMOS frequency synthesizer for $5{\sim}6$ GHz UNII-band sub-harmonic direct-conversion receiver has been developed. For quadrature down-conversion with sub-harmonic mixing, octa-phase local oscillator (LO) signals are generated by an integer-N type phase-locked loop (PLL) frequency synthesizer. The complex timing issue of feedback divider of the PLL with large division ratio is solved by using multimodulus prescaler. Phase noise of the local oscillator signal is improved by employing the ring-type LC-tank oscillator and switching its tail current source. Implemented in a $0.18{\mu}m$ CMOS technology, the phase noise of the LO signal is lower than -80 dBc/Hz and -113 dBc/Hz at 100 kHz and 1MHz offset, respect-tively. The measured reference spur is lower than -70 dBc and the power consumption is 40 m W from a 1.8 V supply voltage.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.37-40
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• 2003

The 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer has been developed for applications to the miniature repeater. The miniature dual-band repeater will be used at shopping mall, basements and underground parking lots. The in-loop 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer has been developed by designing Si BJT VCO and PLL loop circuits with Colpitts. The prototype of 1.63㎓, 2.33㎓ dual-band PLL frequency synthesizer of size 19${\times}$19${\times}$8(mm) has shown operating frequencies of 1.63㎓, 2.33㎓ ranges, RF output of 1dBm(PCS), 1dBm(IMT-2000), phase noise of -100 dBc/Hz(PCS), -95dBc/Hz(IMT-2000) at 10KHz offset, harmonics suppression of -24dB c(PCS), -15dBc(IMT-2000).

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2007년도 춘계학술대회 논문집
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• pp.369-370
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• 2007

• 한국전자파학회논문지
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• 제24권10호
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• pp.971-978
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• 2013

본 논문에서는 65 nm RF CMOS 공정을 이용하여 26 GHz 위상 고정 루프(PLL)를 설계하고, 주파수 3체배기(tripler)를 이용하여 W 밴드 주파수 합성기를 설계하였다. 26 GHz VCO는 22.8~26.8 GHz, 3체배기의 출력은 74~75.6 GHz의 주파수 조정 범위를 갖는다. 제작한 주파수 합성기는 총 75.6 mW의 전력을 소모하며, 3체배기의 최종 출력은 1 MHz 오프셋에서 -75 dBc/Hz, 10 MHz 오프셋에서 -101 dBc/Hz의 위상 잡음 특성을 갖는다.

• 한국통신학회논문지
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• 제13권1호
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• pp.54-62
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• 1988

본 논문에서는 부호분할다중접근을 위한 주파수도약대역확산통신방식의 통신시스템을 구현하는데 기본적으로 필요한 요소인 주파수합성기에 대하여 각 사용자에게 부여된 번지에 따라 원하는 도약형태로 주파수를 출력시키는데 적합하고 실제 시스템의 구현이 용이하도록 다중루프 PLL 주파수합성기의 모델을 제시하였으며 원하는 주파수를 출력시키는데 필요한 주파수분주정수의 분포와 그 결정방법, 그리고 이 분주정수와 다중도에 따른 대역통과필터의 대역폭의 변화에 대해 분석하였다.

• 한국인터넷방송통신학회논문지
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• 제20권3호
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• pp.9-14
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• 2020

본 논문에서는 SAR 탑재체에 적용할 수 있는 X-band 주파수합성기 인증모델(QM)을 설계 및 제작하고, 우주환경모의 시험을 통해 그 성능을 검증하였다. 제작된 주파수합성기는 상하향변환에 필요한 13.XXGHz 의 저잡음 국부신호를 생성하는 역할을 수행하며, 10Hz에서 1MHz 까지 측정된 적분 위상잡음은 -37.91 dBc 이다. 측정된 위상잡음을 통해 SAR 성능지표인 IRF성능 영향분석을 수행하였으며, 0.2 ps 의 지터로 PSLR과 ISLR에 영향 없이 SAR 시스템에 적용 가능함을 확인하였다. 또한, 열분석, 구조분석을 수행하여 안정성을 확인하였으며, 열진공, 열주기, 진동, 충격 시험을 통해 우주환경 내성을 확인하였다. 제작된 QM 급 주파수합성기는 L-band, C-band, Ku-band 주파수를 출력하며, 6U모듈 2개로 설계를 하였다. 본 연구를 통해 국내 위성용 RF 모듈의 국산화 기술 확보와 SAR 위성용 주파수합성기 기술 개발에 활용이 가능하다.

• 한국항행학회논문지
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• 제2권1호
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• pp.22-33
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• 1998

마그네트론을 이용하는 레이다에서 송신 주파수의 변화를 감지하여 안정된 중간주파수를 발생하기 위해서는 STALO(Stable Local Oscillator)로서 AFC(Automatic Frequency Control)에 의해 출력주파수를 조정할 수 있는 주파수 합성기(Frequency Synthesizer)가 이용된다. 본 논문에서는 8.4GHz~9.7GHz의 X-밴드 주파수 합성기를 단일 루우프 구조의 간접 주파수 합성방식으로 설계하고 제작하였다. 고속 디지털 PLL 칩에 의하여 위상비교를 하고, 저 위상잡음을 구현하기 위한 여파기를 설계하였다. 기준신호와 VCO, 주파수 분주기, 여파기 등의 특성에 따른 단일 루우프 주파수 합성기의 위상잡음 성능을 해석하고, 위상잡음이 최소가 되도록 설계하여 측정치와 비교하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2007년도 춘계학술대회 논문집
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• pp.53-54
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• 2007

• 한국인터넷방송통신학회논문지
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• 제23권1호
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• pp.123-129
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• 2023

본 논문에서는 Ka대역 소형 레이다용 주파수합성 MMIC(FS MMIC)와 수신 MMIC를 개발하고 개발된 MMIC를 기반으로 소형화 된 Ka대역 주파수합성기와 수신기를 개발하였다. FS MMIC와 기저대역 신호를 수신하는 WR(wireless-receiver) MMIC는 65 nm CMOS 공정으로 제작하였고, Ka대역 신호를 수신하는 FE(front-end) MMIC는 150 nm GaN 공정으로 제작하였다. FS MMIC를 바탕으로 개발된 주파수합성기의 출력신호를 이용하여 Ka 대역 신호에 대한 주파수선형변조 파형과 펄스 파형을 측정하고 송신 파형 생성 가능성을 확인하였다. FE MMIC 및 WR MMIC로 구성된 수신기의 성능은 이득 80 dB 이상, 잡음지수 6 dB 이하, OP1dB 10 dBm 이상으로 측정되었다. 측정결과를 통해 본 논문에서 개발된 주파수합성기, 수신기는 Ka 대역 소형 레이다에 적용 가능한 것으로 판단된다.