• 조명전기설비학회논문지
• /
• 제25권11호
• /
• pp.98-102
• /
• 2011

This paper describes inverse E class frequency multiplier which is lower inductance and peak switching voltage than E class frequency multiplier. The frequency multiplier is designed to generate 5.8[GHz] frequency by doubling the input frequency 2.9[GHz]. The peak switching voltage of designed inverse E class frequency multiplier with 11[V] is lower 4[V] than that of E class frequency multiplier with 15[V]. The inverse E class frequency multiplier has a conversion gain 6[dB] at output power 21[dBm] and maximum 35[%] power efficiency.

• 한국전자파학회논문지
• /
• 제26권12호
• /
• pp.1108-1111
• /
• 2015

본 논문에서는 링 발진기와 다중 푸쉬 주파수 체배기 기반의 ${\times}49$ 주파수 체배기가 제안되었다. 제안된 주파수 체배기는 두 단의 ${\times}7$ 주파수 체배기를 주입-잠금 방식으로 결합하여 입력된 신호를 49 체배하는 회로이다. 각 ${\times}7$ 주파수 체배기는 14 위상 신호를 출력하기 위해 7 단의 링 셀을 갖는 링 발진기와 14 위상 신호를 받아 주파수를 7 체배하는 7-푸쉬 주파수 체배기로 구성되어 있다. 제안된 ${\times}49$ 주파수 체배기는 입력 신호 주파수가 56.7~57.7 MHz일 때 2.78~2.83 GHz의 출력 신호 주파수로 49배 체배된다. 이 동작 주파수는 체배된 원 신호와 스퍼(spur)의 전력의 크기가 10 dB 이상 차이가 있을 때를 기준으로 측정되었고, 13.93 mW의 DC 전력을 소모한다.

• 한국항행학회논문지
• /
• 제13권6호
• /
• pp.846-853
• /
• 2009

본 논문에서는 로드풀 시뮬레이션을 이용하여 고효율 주파수 체배기를 설계하는 방법을 제시하고, 주파수 체배기의 비선형 왜곡을 분석하였다. 주파수 체배기는 변조된 신호원을 인가하였을 경우에는 비선형 특성으로 인해 신호 대역이 체배되는 심각한 왜곡이 발생하므로, 이러한 주파수 체배기의 왜곡을 보상할 수 있는 테이블 참조기법을 이용한 디지털 사전왜곡기법을 실행하였다. 주파수 체배기는 입력신호를 주파수 2 체배하여 5.8GHz 출력신호를 얻도록 설계되어 IEEE 802.11a 표준 무선 랜 대역의 동작주파수를 갖도록 설계하였다. 선형화 후의 출력 스펙트럼은 중심주파수에서 각각 +11MHz, +20MHz offset인 주파수에서 각각 12dB의 ACPR 특성이 향상되었다.

• 한국항행학회논문지
• /
• 제10권4호
• /
• pp.348-355
• /
• 2006

본 논문에서는 KOMPSAT 3호의 S-대역 트랜스폰더용 주파수 체배기를 설계 및 제작하였다. 수신부 첫째 단의 국부 발진 신호(2008.8MHz)를 생성하는 108배 주파수 체배기의 구성은 X9 주파수 체배기, 1st X2 주파수 체배기, 2nd X2 주파수 체배기, 최종단의 X3 주파수 체배기로 구성된다. 측정 결과, 최종단의 X3 주파수 체배기의 출력주파수인 2008.8MHz에서의 8.17dBm의 출력전력과 -56.67dBc의 고조파 억압 특성을 보였다. 또한 -3dB 이상의 변환이득을 갖는 대역폭은 14MHz로 나타났다.

• 조명전기설비학회논문지
• /
• 제23권10호
• /
• pp.90-99
• /
• 2009

본 논문에서는 고효율 특성을 가지는 E급 주파수 체배기 설계를 제안하였다. 주파수 체배기는 2.9[GHz] 입력신호에 대하여 주파수 체배방식을 사용해 5.8[GHz] 출력신호를 얻도록 설계되어졌다. 또한 본 논문에서는 E급 주파수 체배기를 설계 및 제작하여 그 특성을 연구하였다. 측정결과, 2.9/5.8[GHz] E급 주파수 체배기는 출력전력 24.5[dBm]에서 최대 8.5[dB]의 변환 이득을 가지며 최대 32[%]의 고효율 특성을 보였다. 제작한 E급 주파수 체배기에 디지털 사전왜곡 선형화 기법을 적용하였다. 측정결과, 선형화 후의 출력스펙트럼은 중심주파수에서 각각 +11[MHz], +20[MHz], +30[MHz] offset인 주파수에서 적응형 선형화방식이 아닌 경우와 비교하여 12[dB], 12[dB], 13[dB]의 ACPR 특성이 향상되었으며, IEEE 802.11a 무선랜 송신스펙트럼 마스크 규격을 만족하였다. 54[Mbps] 전송속도를 가지는 64-QAM 변조방식에 따른 선형화 후의 EVM은 3.83[%]로 IEEE 802.11a 송신부 EVM 규격을 만족하였다. 본 논문의 결과는 주파수 체배기를 디지털사전 왜곡 선형화를 통해 선형성과 효율성 모두를 보상할 수 있다는 것을 보여주고 있다. 주파수 체배기를 이용한 WLAN/셀룰러/PCS/WCDMA 등의 다양한 모듈 설계에 유용하게 활용 가능할 것이다.

• 한국항행학회논문지
• /
• 제14권3호
• /
• pp.391-396
• /
• 2010

본 논문에서는 증폭기 및 체배기를 이용한 다기능 RF 모듈의 주요 연구 결과를 비고 제시하였다. 주파수 대역별로 별도의 블록을 갖는 다중대역 모듈에 비해 체배기를 이용하면 간단하게 다기능 모듈 구현이 가능하다. 별개의 증폭기 및 체배기를 스위칭하는 방법, 주파수 선택적 반사기 구조를 이용한 방법, 결함접지구조를 이용한 구조를 비교 제시하였다. 입력 주파수에 따라 증폭기 또는 주파수 체배기로 동작하는 회로로 다기능 모듈을 개발하였으며, 결함접지구조를 이용하여 입력 주파수 억압 및 출력 고조파 억압을 향상시켰다.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.148-153
• /
• 2011

본 논문에서는 2.9 GHz 입력 신호를 인가하여 5.8 GHz 대의 무선 랜 신호를 생성하는 역 E급 주파수 체배기를 설계하였다. 설계된 역 E급 주파수 체배기는 기존에 제시된 E급 주파수 체배기보다 작은 인덕턴스 소자값을 사용하고 낮은 피크 드레인 전압에 의해 트랜지스터에 걸리는 부담이 적어진다. 측정한 결과 5.8 GHz에서 15dBm이 인가됐을 때 출력 전력은 21 dBm, 체배 이득은 6 dB, 전력 부가 효율은 35 %의 특성을 나타내었다.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.1158-1162
• /
• 2018

안티-하모닉락 기능을 가지는 고속-락킹 MDLL 기반의 디지털 클락 주파수 증배기를 소개한다. 제안하는 디지털 주파수 증배기는 하모닉락 문제 없이 빠른 락킹 시간을 구현하기 위하여 새로운 MSB-구간 검색 알고리즘을 사용한다. 제안하는 디지털 MDLL 주파수 증배기는 65nm CMOS 공정으로 설계되었으며, 1 GHz ~ 3 GHz의 출력 동작주파수 영역을 가진다. 제안하는 디지털 MDLL은 프로그래머블한 N/M (N=1, 4, 5, 8, 10, M=1, 2, 3)의 분수배 주파수 증배 기능을 제공한다. 제안하는 MDLL은 1GHz에서 3.52 mW의 전력을 소모하고, 14.07 ps의 피크-투-피크 (p-p) 지터를 갖는다.

• 대한전자공학회논문지
• /
• 제4권1호
• /
• pp.22-26
• /
• 1967

비선형소자를 사용한 주파수체배기의 효율은 소자의 특성에 따라 변화한다. 비선형 저항소자를 사용하여 이체배된 마이크로파주파수를 얻었고 체배기의 효율은 이론치와 측정치로 비교하였다. 비선형 저항소자를 사용한 주파수체배기의 효율은 주파수에 관계없이 역방향대순방향의 저항비에 비례하여 증가함을 보았다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제16권1호
• /
• pp.143-146
• /
• 2016

A new area-efficient multi-phase clock frequency multiplier is presented. The proposed fractional-ratio frequency multiplying DLL (FFMDLL) is implemented in a 65 nm CMOS process and occupies an active area of just $0.01mm^2$. The proposed FFMDLL provides 8-phase output clocks and achieves a frequency range of 0.6-1.0 GHz with programmable multiplication ratios of N/M, where N = 4, 5, 8, 10 and M = 1, 2, 3. It achieves an effective peak-to-peak jitter of 5 ps and dissipates 3.4 mW from a 1.0 V supply at 1 GHz.