• 마이크로전자및패키징학회지
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• 제6권2호
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• pp.13-21
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• 1999

Flip chip assembly directly on organic boards offers miniaturization of package size as well as reduction in interconnection distances resulting in a high performance and cost-competitive Packaging method. This paper describes the investigation of alternative low cost flip-chip mounting processes using electroless Ni/Au bump and anisotropic conductive adhesives/films as an interconnection material on organic boards such as FR-4. As bumps for flip chip, electroless Ni/Au plating was performed and characterized in mechanical and metallurgical point of view. Effect of annealing on Ni bump characteristics informed that the formation of crystalline nickel with $Ni_3$P precipitation above $300^{\circ}C$ causes an increase of hardness and an increase of the intrinsic stress resulting in a reliability limitation. As an interconnection material, modified ACFs composed of nickel conductive fillers for electrical conductor and non-conductive inorganic fillers for modification of film properties such as coefficient of thermal expansion(CTE) and tensile strength were formulated for improved electrical and mechanical properties of ACF interconnection. The thermal fatigue life of ACA/F flip chip on organic board limited by the thermal expansion mismatch between the chip and the board could be increased by a modified ACA/F. Three ACF materials with different CTE values were prepared and bonded between Si chip and FR-4 board for the thermal strain measurement using moire interferometry. The thermal strain of ACF interconnection layer induced by temperature excursion of $80^{\circ}C$ was decreased with decreasing CTEs of ACF materials.

• 한국생산제조학회지
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• 제24권4호
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• pp.448-454
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• 2015

In this paper, the band structural design that is typically in a line was arranged in a ring shape, so as to configure the high power LED lighting in such a way as to form a concentrated light distribution angle of less than 15 degrees. The parabolic aluminized reflector PAR38 that facilitates design using area and the area of the optical system to the same extent, applied a multiple light-source condenser lens optical system for the control of integration. The LED used here implemented a single linear light source using ans LED module with ans LED, flip-chip chip-scale package. The optical system was designed based on the energy star standard.

• 한국생산제조학회지
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• 제23권4호
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• pp.355-360
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• 2014

Recently, the use of LED is increasing. This paper presents the new package process of thermal compression bonding using metal layered LED chip for the high power LED device. Effective thermal dissipation, which is required in the high power LED device, is achieved by eutectic/flip chip bonding method using metal bond layer on a LED chip. In this study, the process condition for the LED eutectic die bonder system is proposed by using the analysis program, and some experimental results are compared with those obtained using a DST (Die Shear Tester) to illustrate the reliability of the proposed process condition. The cause of bonding failures in the proposed process is also investigated experimentally.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 2nd Korea-Japan Advanceed Semiconductor Packaging Technology Seminar
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• pp.77-95
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• 2000

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2002년도 춘계학술발표대회 개요집
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• pp.269-271
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• 2002

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2001년도 추계학술발표대회 개요집
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• pp.162-164
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• 2001

• 마이크로전자및패키징학회지
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• 제18권4호
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• pp.19-25
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• 2011

현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.

• 한국재료학회지
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• 제9권11호
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• pp.1095-1101
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• 1999

무전해 니켈 도금을 이용하여 플립칩 공정에 응용하기 위한 범프와 UBM층을 형성하고 특성을 조사하였다. 도금전 zincate 처리를 해석하고 도금 변수인 온도, pH 등에 따른 도금층의 특성 변화, 공정 후의 열처리 효과들을 관찰하였다. 이를 통해 각 변수들이 도금층의 특성에 미치는 영향과 전자패키지 응용시 요구되는 무전해 니켈 도금 조건을 제시하였다. 도금직후의 니켈은 P가 10wt% 포함되며, $60\mu\Omega$-cm의 비저항, 500HV의 경도의 비정질 결정구조를 갖으며 열처리후 결정질 변태와 동시에 경도가 증가한다. 무전해 범프를 실제 테스트 칩에 형성한 후, ACF 플립칩 접속하여 무전해 니켈 범프의 장점과 미세 전자 패키징응용의 가능성을 확인하였다.

• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.25-29
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• 2009

COB(chip-on-board) 플립칩 패키지에 있어서 NCP(non-conductive paste)의 적용성을 확보하기 위해 자체 포뮬레이션한 NCP와 상용 NCP에 대하여 보드레벨 플립칩 패키지를 제작하고 고온고습 및 열충격 신뢰성을 평가하였다. 실험결과 보다 작은 입도의 용융 실리카를 첨가한 NCP 시제품들이 고온고습 신뢰성에 유리한 것을 알 수 있었다. 또한, NCP 접속부에 있어서 열응력에 의한 피로보다 흡습에 의한 에폭시의 팽창이 접속부 파손에 보다큰 영향을 미치는 것으로 나타났으며, NCP의 접착강도가 높을수록 NCP 플립칩 패키지의 열충격 신뢰성이 향상되는 것을 알 수 있었다.

• Journal of Welding and Joining
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• 제24권2호
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• pp.64-70
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• 2006

The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.