• 대한전자공학회논문지SD
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• 제38권2호
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• pp.137-144
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• 2001

본 논문은 디지털 순서회로 설계시 상태할당 알고리즘 개발에 관한 연구로, 동적 소비전력을 감소시키기 위하여 상태변수의 변화를 최소로 하는 코드를 할당하여 상태코드가 변화하는 스위칭횟수를 줄이도록 하였다. 상태를 할당하는데는 Markov의 확률함수를 이용하여 hamming거리가 최소가 되도록 상태 천이도에서 각 상태를 연결하는 edge에 weight를 정의한 다음, 가중치를 이용하여 각 상태들간의 연결성을 고려하여 인접한 상태들간에는 가능한 적은 비트 천이를 가지도륵 모든 상태를 반복적으로 찾아 계산하였다. 비트 천이의 정도를 나타내기 위하여 cost 함수로 계산한 결과 순서회로의 종류에 따라 Lakshmikant의 알고리즘보다 최고 57.42%를 감소시킬 수 있었다.

• 한국정보처리학회논문지
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• 제4권2호
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• pp.552-562
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• 1997

본 논문은 형식 기술 기법에 의한 차세대 지능망의 INAP(Intelligent Network Application Protocol) 프로토콜 적합성 시험 계열 생성을 위해 형식 기술 기법(formal Description Tehnique)을 사용하여 프로토콜을 명세화한후 이것으로부터 최소 길이의 최소 비용을 요구 하는 시험계열 생성을 위한 최적화 기술에 의한 방법을 제안한다. 제안된 방법을 구연하고 효율성을 증명하기 위해, INAP 프로토콜 SRF(Serivece Rexource Function)의 SRSM(SRF Call State Machine)을 형식 기술 기법 중의 하나인 SDL(System Description Language)로 명세화 하여 관련 도구로 I/O FSM(Input/Output Finite Machine)을 생성 하고, 이 참조 모델에 직접 적용하여 시험 개열을 생성하였다. 이렇게 생성 시험 개혈의 길이가 기존의 UIO(Unique Input Output)방법에 의한 31%나 개선된 짧고 효율적임을 보였고 또 오류 판단 능력면에서도 훨씬 효과가 있음을 실험적으로 증명하였다.

• Journal of information and communication convergence engineering
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• 제9권3호
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• pp.305-309
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• 2011

This paper proposes a new rotational frequency detector (RFD) for phase-locked loop (PLL) or clock and data recovery (CDR) applications for fast frequency acquisition. The proposed RFD uses the four states finite state machine (FSM) model to accelerate the frequency acquisition time. It is modeled and simulated with MATLAB Simulink. The functionalities of the proposed RFD are examined and the results are compared to those of a conventional RFD. The proposed RFD's frequency acquisition time is four times faster than that of a conventional one. The proposed RFD incorporated with a phase detector (PD) in PLL or CDR is expected to improve the frequency and phase acquisition performance later greatly.

• Journal of Computing Science and Engineering
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• 제6권4호
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• pp.257-266
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• 2012

This paper overviews clock design problems related to the circuit reliability in deep submicron design technology. The topics include the clock polarity assignment problem for reducing peak power/ground noise, clock mesh network design problem for tolerating clock delay variation, electromagnetic interference aware clock optimization problem, adjustable delay buffer allocation and assignment problem to support multiple voltage mode designs, and the state encoding problem for reducing peak current in sequential elements. The last topic belongs to finite state machine (FSM) design and is not directly related to the clock design, but it can be viewed that reducing noise at the sequential elements driven by clock signal is contained in the spectrum of reliable circuit design from the clock source down to sequential elements.

• 한국정보과학회논문지:소프트웨어및응용
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• 제30권7_8호
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• pp.642-648
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• 2003

본 연구에서는 유한 상태 기계들 간의 동치 여부를 검증하고자 한다. 즉 모든 입력에 대하여 유한 상태 기계의 반응이 항상 동일한지를 판정하고자 한다. 만약 두 개의 유한 상태 기계가 동치라고 판정된다면, 복잡한 유한 상태 기계는 단순한 기계로 대치될 수 있다. 또한 명세와 구현이 모두 유한 상태 기계로 표현된 경우, 동치 검사를 이용해서 구현이 명세를 만족하는지 결정할 수 있다. 본 논문에서는 이와 같은 유한 상태 기계의 동치 검사를 모델 검사 기법으로 다음과 같이 해결한다. 주어진 유한 상태 기계${M_A}와 {M_R}$를 조합하여 모델 $M = {M_A} {\times} {M_\beta}$을 구축하고, 검사할 동치 조건을 시제 논리식 ${\Phi}$로 기술한다. 만일 모델이 시제 논리식을 만족한다면$(M={\Phi})$ 두 기계는 동치이다. 그렇지 않다면 두 기계는 비동치이며 그 이유를 설명하는 반례를 제공한다. 전 과정이 자동화되었으며, 여러 개의 사례 연구에 적용한 결과 만족할 만한 결과를 얻었다.

• 전자공학회논문지CI
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• 제41권4호
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• pp.51-58
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• 2004

본 논문에서는 fault tolerant 하드웨어에서 가장 기본이 되는 온라인 하드웨어 테스트 시스템 구현을 위하여 새로운 인공면역 알고리즘을 제안한다. 인공 면역 알고리즘은 알려진 자기(self) 정보만을 이용하여 항체 즉 tolerance condition을 가장 최적으로 생성하는 알고리즘이다. 이를 위하여 본 논문에서는 생체 면역 시스템의 중요한 원리인 antibody diversity 원리를 적용한 새로운 tolerance condition 생성 알고리즘을 제안한다. 또한 생체 면역 시스템에서의 중요한 세포인 APC (Antigen Presenting Cell)를 Quine-McCluskey 방법으로 구현한 후 유전자 알고리즘을 통해 tolerance condition을 자동 생성하는 알고리즘을 구현한다. 이렇게 제안된 알고리즘은 FSM(Finite State Machine)의 가장 전형적인 예인 십진카운터에 적용한 후 컴퓨터 모의 실험을 통해 그 성능을 확인한다.

• 융합신호처리학회논문지
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• 제9권3호
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• pp.201-207
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• 2008

본 논문은 JPEG 2000에 사용되는 전처리 과정 기능인 타일링 시스템의 구현에 관한 것이다. 설계된 시스템은 JPEG 2000의 표준에 명시되어 있으며, 이미지의 크기 파악, 영역 확장 그리고 이미지 분할 기능을 수행한다. Progressive한 입력을 타일 단위로 분할 및 전송하기 위해서, 입력 이미지를 Frame Memory에 저장한다. 그래서 Verilog-HDL를 사용하여 FSM 방식으로 설계되었으며 최대 5M 이미지를 처리할 수 있다. 또한, 영역 확장을 위한 이미지 크기를 파악하기 위해서 나머지(rem) 연산을 기반으로 한 수식을 만들었다. 이를 이용해서 입력 이미지의 크기 패턴을 파악하는 진리표를 제안한다. TSMC 0.25um ASIC library 환경에서 합성된 gate counts는 18,725로 되었으며 maximum data arrival time은 18.94[ns]를 가진다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.137-146
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• 2005

SoC 설계 복잡도의 증가로 인한 설계 비용 감소 및 짧은 time-to-market의 만족을 위해 IP에 기반한 설계 방식이 사용되고 있다. 기존에 설계 검증된 IP를 사용할 경우 시스템 버스와의 통신을 가능하게 하는 인터페이스 회로를 설계해 주어야 하며, 설계 비용을 감소시키기 위해서는 인터페이스 회로의 자동생성이 요구된다. 본 논문에서는 IP프로토콜을 기술하는 방법과 이 기술을 통하여 IP의 프로토콜 제어를 위한 FSM(Finite State Machine)을 생성하여 버스와의 인터페이스 회로를 자동생성하는 방법을 제안한다. 제안한 시스템에서는 프로토콜 분석의 어려움을 줄이기 위해 표준화된 버스의 FSM을 라이브러리화 하였다. 제안된 방법으로 AMBA AHB에 사용되는 슬레이브 형태 IP의 인터페이스 회로를 자동생성한 결과 매뉴얼로 설계한 인터페이스 회로에 비해 면적은 4.5%의 증가를 보였다. 100 Mhz의 버스 동작 속도와 34 Mhz의 슬레이브 모듈의 동작 속도 환경에서 16개의 32 비트 데이터를 버스트 모드로 전송시 latency는 평균 7.1%의 증가를 보였으나, 시스템 버스의 점유는 평균 64.9% 정도로 감소하였다. 본 논문에서 제안한 시스템을 사용하여 시스템 버스의 효율을 증가한 인터페이스 회로를 생성해 낼 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1908-1909
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• 2011

Hand gesture recognition has been widely used in virtual reality and HCI (Human-Computer-Interaction) system, which is challenging and interesting subject in the vision based area. The existing approaches for vision-driven interactive user interfaces resort to technologies such as head tracking, face and facial expression recognition, eye tracking and gesture recognition. The purpose of this paper is to combine the finite state machine (FSM) and the gesture recognition method, in other to control Windows Media Player, such as: play/pause, next, pervious, and volume up/down.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 2000년도 춘계공동학술대회 논문집
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• pp.107-110
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• 2000

화학 박막 증착용(CVD : Chemical Vapor Deposition) 클러스터 장비는 다양한 공정 경로가 가능하며 물류 흐름이 매우 복잡해질 수 있다. 또한, 공정이 종료된 웨이퍼는 제한 시간 내에 챔버에서 꺼내져야만 한다. 클러스터 장비는 두 개의 팔을 가진 로봇이며, 빈 쪽 팔을 이용하여 공정이 종료된 웨이퍼를 꺼낸 후, 다른 쪽 팔을 이용하여 이전 공정에서 가져온 웨이퍼를 해당 공정에 넣어 주는 스왑(SWAP) 방식으로 운영된다. 이러한 스왑 방식에서는 로봇 작업 순서가 결정되어 진다. 그러나, 로봇의 팔 이외에 임시버퍼가 없고, 각 챔버는 엄격한 체제 시간 제약(Residency Time Constraint)을 가지고 있기 때문에 로봇의 작업 시점의 제어가 필요하다. 본 논문에서는 간단한 Earliest Starting 방식으로 로봇의 작업 시점을 제어한다고 가정했을 때, 스왑 방식을 운용하면서 체제 시간 제약을 만족하는 공정 시간들의 조건을 제시한다. 공정 시간은 엔지니어에 의해 다소 조정이 가능하므로 공정 시간들의 조건은 엔지니어에게 스케줄 가능한 공정 시간을 결정할 수 있도록 지원해 주는 시스템에 활용 가능하다. 또한, 본 논문에서는 FSM(Finite State Machine)을 이용하여 CTC(Cluster Tool Controller) 내부의 실시간 스케줄러 구현 방법을 제안한다.