• 한국정보통신학회논문지
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• 제21권6호
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• pp.1061-1068
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• 2017

RVDT(Rotary Variable Differential Transformer)는 각도 변위를 측정하는 센서로써 출력 신호는 DSBSC-AM(Double SideBand Suppressed Carrier AM) 신호이기 때문에 출력 신호로부터 각도 변위를 알아내기 위하여 DSBSC-AM 복조 과정이 필요하다. 본 논문에서는 DSBSC-AM 신호의 복조기인 코스타스 루프를 수정하여 RVDT 출력 신호로부터 각도 변위를 추출하는 DADC(Digital Angle to DC)를 FPGA(Field Programmable Gate Array)로 구현하였다. 본 논문에서 설계된 DADC는 4선식과 5선식 RVDT에 적용가능하며, 코스타스 루프의 사용으로 기존의 아날로그 신호처리기와는 달리 외부의 소자를 사용하지 않고 RVDT 입력여기신호와 출력신호 사이의 위상 차이를 정확하게 보정할 수 있다. 또한 선형성 향상을 위하여 디지털 신호처리 기법이 적용되어 DADC는 기존의 아날로그 신호처리기의 선형성 오차 0.05%보다 적은 0.035%의 선형성 오차를 보였다. 구현된 DADC의 기능과 성능 테스트는 상용 RVDT 센서와 ADC(Analog to Digital Converter), 아날로그 출력단으로 구성된 통합 실험환경을 구성하여 진행하였다.

• 한국항공우주학회지
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• 제39권1호
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• pp.56-62
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• 2011

위성 트랜스폰더는 위성내부에 탑재되는 탑재체이며, 위성의 관제 및 제어를 위해 지상국과의 무선통신을 수행한다. 디지털 트랜스폰더는 기존의 아날로그 트랜스폰더에 비해 재제작이 쉬우며 정확한 성능 예측이 가능하다. 또한 변복조 방식, Data Rate, Loop Bandwidth, Modulation Index 등의 기능이 위성궤도 상에서 변경 가능하며, 많은 아날로그 부품을 디지털로 구현하여 무게 및 부피를 줄일 수 있다. 디지털 트랜스폰더의 핵심기술은 반송파 복원부이며, 반송파 복원부의 성능에 의해 Dynamic Range, 주파수 추적 범위, 주파수 추적 Rate 및 Coherent 등의 성능이 결정된다. 따라서 본 논문에서는 위성용 디지털 트랜스폰더에 적합한 반송파 복원부의 구조를 제안하고 이를 시험 및 검증하였다.

• 대한전자공학회논문지TC
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• 제47권9호
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• pp.1-8
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• 2010

DPM (Digital Phase wrapping Modulation) open-loop polar transmitter는 in-phase와 quadrature 신호를 진폭(envelope) 신호와 위상(phase) 신호로 변환한 후 신호의 사상화 과정을 거쳐 광대역 통신 시스템에서의 효율적인 적용이 가능하다. 사상화 과정은 일반적인 통신 시스템에서의 양자화와 유사하며 그 과정에서 발생하는 오차를 고려할 때 좌표계 변환부에 CORDIC (COordinates Rotation DIgital Computer) 알고리듬 대신 테일러 급수 근사 기법의 사용이 가능하다. 본 논문에서는 테일러 급수 근사 기법을 광대역 OFDM (Orthogonal Frequency Division Multiplexing) 시스템용 DPM polar transmitter의 직교 좌표계-극 좌표계(cartesian to polar coordinate) 변환부에 적용하는 방안에 대한 연구를 수행하였다. 기존의 방법은 CORDIC 알고리듬을 채용하고 있다. 이것을 효율적으로 적용하기 위해 모의 실험을 통해 각각의 기법에 대한 평균제곱오차 (MSE : Mean Square Error) 성능을 측정하고, 설계 관점에서 허용된 CORDIC 오차를 기준으로 알고리듬의 최소 반복횟수와 테일러 급수의 최소 근사 차수를 찾는다. 또한 FPGA 전달 지연속도를 비교한 결과에 의하면 CORDIC 알고리듬 대신 낮은 차수의 테일러 급수 근사 기법을 사용해 좌표 변환부의 처리 속도를 향상시킬 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제26권5호
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• pp.694-702
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• 2022

본 연구에서는 ATSC 기반 무선통신시스템을 비면허대역에서 개인방송시스템으로 활용 가능함을 보였다. 혼/간섭 신호가 존재하는 비면허대역에서 양질의 서비스를 제공하기 위하여 CR 개념을 도입한 채널 적응형 시스템으로 설계하였으며, 폐루프 능동위상배열안테나를 설계하여 연동함으로써 고신뢰성 통신이 가능함을 보였다. USRP기반으로 하는 오픈소스 신호처리 플랫폼인 GNU Radio를 사용하였고 이와 더불어 내부 FPGA에 추가적인 기능을 구현함으로써, 사용자가 원하는 ATSC 기반 개인방송 플랫폼을 쉽고 유연하게 설계하고 수정할 수 있도록 하였다. 또한, 실시간으로 송수신 간 채널의 상태 및 통신 파라미터 등의 정보를 전송하는 리턴 채널과 스펙트럼 검출을 구현하여 통신 주파수 자원을 효율적으로 관리 및 제어할 수 있도록 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.295-298
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• 2014

본 논문에서는 필터 계수 추출을 위한 HEVC 적응적 루프 필터(ALF, Adaptive Loop Filter)의 효율적인 설계를 제안한다. ALF는 필터 계수를 추출하기 위해 $10{\times}10$ 행렬의 촐레스키 분해를 반복적으로 수행한다. ALF의 촐레스키 분해는 루트 연산 및 나눗셈 연산 등 하드웨어로 설계하기 어려운 연산들로 구성되어 있고, LCU($64{\times}64$) 한 개당 최대 30비트의 큰 값들을 소수점 단위로 연산하기 때문에 많은 연산량과 수행 시간을 필요로 한다. 본 논문에서 제안한 하드웨어 구조는 멀티플렉서와 뺄셈기, 비교기 등을 이용하여 촐레스키 분해에 사용되는 루트 연산을 구현하였다. 또한, 촐레스키 분해의 특징적인 연산 과정들을 파이프라인 구조로 설계함으로써 효율적이면서 적은 연산량을 갖는 하드웨어 구조로 구현하였다. 구현한 하드웨어는 Xilinx ISE 14.3 Vertex-6 XC6VCX240T FPGA 디바이스를 사용하여 설계하였으며, 최대 동작 주파수 150MHz에서 4K UHD($4096{\times}2160$) 영상을 초당 40프레임으로 실시간 처리할 수 있다.

• 한국전자파학회논문지
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• 제14권11호
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• pp.1134-1142
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• 2003

본 논문은 STS(Space Time Spreading) 다이버시티 기능을 지원하는 시스템을 FPGA(Field Programmable Gate Array)를 이용하여 구현하고, 이 시스템을 구성하고 있는 각 모듈의 기능과 실제 설계 방법을 소개한다. 본 논문에서 구현한 개루프 전송 다이버시티 시스템인 STS 시스템의 성능을 개선하기 위해서는 페이딩 환경에 따라 변화하는 통신채널의 정확한 검출이 필수적이다. 이를 위하여 파일럿 패널의 정확한 검출을 위한 최적의 망각인자(Forgetting factor)를 제안한다. 본 논문에서 구현한 STS 시스템과 컴퓨터 시뮬레이션을 통하여 CDMA2000 1x 신호환경에서 STS 시스템 적용시 도플러 주파수 80 Hz일 경우에 0.7의 값을 가지는 망각인자를 사용하여 각 구간의 페이딩을 검출함으로써 파일럿 신호의 전력이 충분하지 않을 경우에도 적분 구간을 많이 늘릴 필요 없이 파일럿 채널을 검출할 수 있음을 알 수 있었다.

• 인터넷정보학회논문지
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• 제24권5호
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• pp.37-50
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• 2023

일반적으로 정밀하고 안정적인 주파수 합성 방법으로 PLL이나 DDS가 주로 사용된다. 안정적인 동작을 위하여 FPGA를 사용하여 PWM 주파수 발생 알고리즘을 설계하고 구현하였다. 이는 목표한 주파수의 8,192배의 주파수를 만든 후 D 플립플롭을 13회 진행하여 1Hz 단위의 정밀도로 다수의 주파수를 발생시킬 수 있도록 하는 알고리즘이며 고안된 알고리즘을 이용하여 열차의 정위치 정차용 버싱 시스템에 적용한 제품을 개발하여 기존 운영시스템과 교체 시험을 하여 주파수 발생의 정확도 측면에서 성능의 우수함을 확인하였다.

• 한국자동차공학회논문집
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• 제23권1호
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• pp.25-33
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• 2015

This paper presents the d-q axis equivalent circuit model of an interior permanent magnet (IPM) which includes the iron loss resistance. The model is implemented to be able to run in real-time on the FPGA-based HIL simulator. Power electronic devices are removed from the motor control unit (MCU) and a separated controller is interfaced with the real-time simulated motor drive through a set of proper inputs and outputs. The inputs signals of the HIL simulation are the gate driver signals generated from the controller, and the outputs are the winding currents and resolver signals. This paper especially presents iron loss prediction which is introduced by means of comparing the torque calculated from d-q axis currents and the desired torque; and minimizing the torque difference. This prediction method has stable prediction algorithm to reduce torque difference at specific speed and load. Simulation results demonstrate the feasibility and effectiveness of the proposed methods.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.355-362
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• 2013

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 기술한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였으며, TSMC 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성하여 약 16,000 게이트로 구현되었고, 200MHz@1.8V로 동작하여 9.6 Gbps의 연산 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.