• 전력전자학회논문지
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• 제12권4호
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• pp.339-345
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP(Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시지연을 감소시킬 수 있다. 이로 인해 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반 전류 제어기의 성능은 실험을 통해 검증되었다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.

• 대한전자공학회논문지SP
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• 제49권1호
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• pp.119-127
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• 2012

본 논문은 밀리미터파 탐색기 신호처리장치의 개발 및 시험에 대하여 기술한다. 지대공미사일은 표적의 종류 및 상황에 따라 다양한 송신파형이 요구되기 때문에 유연성을 고려한 하드웨어, 소프트웨어 설계를 하였다. 본 신호처리장치는 ADC, FPGA, DSP 및 기타 소자들로 구성된다. FPGA는 DSP에 연동 인터페이스를 제공하고, 중간주파수 신호를 기저대역신호로 변환한다. DSP는 신호처리, 표적정보계산 및 장치제어를 수행한다. 각 부품은 하드웨어적으로 직렬로 연결되며, 다양한 송신파형에 대한 신호처리 알고리즘은 병렬로 연결되어있다.

• 한국통신학회논문지
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• 제36권12C호
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• pp.727-737
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• 2011

본 논문에서는 FPGA(Field Programmable Gate Array)와 DSP(Digital Signal Processor)를 이용하는 실시간 차선 및 차량인식 시스템의 구현에 대하여 기술한다. 실시간 시스템의 구현을 위해서 FPGA와 DSP의 역할을 효율적으로 분할할 필요성이 있다. 시스템의 알고리즘을 특정요소 추출부분을 기준으로 분할하여 대량의 영상정보를 이용하여 소량의 특정요소를 추출하는 과정을 FPGA로 구현하고 추출된 특정요소를 사용하여 차선과 차량을 정의하고 추적하는 부분을 DSP에서 수행하게 하고, FPGA와 DSP의 효율적 연동을 위한 인터페이스 구성을 제안함으로써 실시간 처리가 가능한 시스템 구조를 제안한다. 실험 결과 제안한 실시간 차선 및 차량인식 시스템은 $640{\times}480$ 크기를 갖는 비디오 영상 입력에 대해 약 15 (frames/sec)로 동작하여 실시간 응용으로 충분함을 알 수 있다.

• 전자공학회논문지C
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• 제34C권12호
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• pp.9-19
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• 1997

This paper describes the design and FPGA implementation of a system control unit within a multiprocessor chip which can be used as a node processor ina massively parallel processing (MPP) caches, memory management units, a bus unit and a system control unit. Major functions of the system control unit are locking/unlocking of the shared variables of protected access, synchronization of instruction execution among four integer untis, control of interrupts, generation control of processor's status, etc. The system control unit was modeled in very high level using verilog HDL. Then, it was simulated and verified in an environment where trap handler and external interrupt controller were added. Functional blocks of the system control unit were changed into RTL(register transfer level) model and synthesized using xilinx FPGA cell library in synopsys tool. The synthesized system control unit was implemented by Xilinx FPGA chip (XC4025EPG299) after timing verification.

• 한국군사과학기술학회지
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• 제20권4호
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• pp.482-490
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• 2017

The radar signal processing procedure is divided into the pre-processing such as frequency down converting, down sampling, pulse compression, and etc, and the post-processing such as doppler filtering, extracting target information, detecting, tracking, and etc. The former is generally designed using FPGA because the procedure is relatively simple even though there are large amounts of ADC data to organize very quickly. On the other hand, in general, the latter is parallel processed by multiple DSPs because of complexity, flexibility and real-time processing. This paper presents the radar signal processor design using FPGA which includes not only the pre-processing but also the post-processing such as doppler filtering, bore-sight error, NCI(Non-Coherent Integration), CFAR(Constant False Alarm Rate) and etc.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.241-244
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• 2000

본 논문에서는 HDL을 이용하여 간략형 8-bit 프로세서를 설계하였다. 본 논문에서 설계한 8-bit 프로세서는 3가지의 주소 지정 방법으로 19개의 명령어를 수행하며, 256Kbyte의 메모리와 IR, PC, SP, Y, MA, MD, AC, IN, OUT의 레지스터를 가지고 있다. 설계된 간략형 8-bit 프로세서를 시뮬레이션을 통하여 작동 검증하였고 FPGA 칩상에 합성하였다.

• 한국전자파학회논문지
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• 제26권4호
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• pp.424-434
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• 2015

위상배열 레이더 시스템에서 간섭과 재밍을 제거하기 위하여 적응빔 형성 알고리즘이 폭넓게 사용되고 있다. 최근에 와서 FPGA 기술의 발전으로 적응빔 형성 알고리즘의 실시간 처리가 가능하게 되었다. 본 논문에서는 능동위상배열 레이더를 개발하기 위해 전단신호처리기에 적용한 적응빔 형성기의 FPGA 기반 실시간 구현방법을 제안하였다. 개방형 VPX 벡플레인을 통한 통신의 상용 FPGA 보드를 활용하여 콤팩트한 적응빔 형성기를 개발하였다. 이 적응빔 형성기는 역행렬을 구하기 위해 QR 분해와 역 치환을 포함한 수많은 고속의 복소 신호처리와 벡터 및 행렬 연산으로 구성하였다. 구현 결과, FPGA를 통한 적응빔 형성 결과와 매트랩을 통한 시뮬레이션 결과가 일치함을 보였다. 또한, FPGA를 통한 적응빔 형성 알고리즘의 실시간 처리가 가능하여 능동위상배열 레이더 시스템에 적용 가능함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제19권4호
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• pp.119-128
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• 2019

3D 그래픽 프로세서의 시스템의 특성상 많은 수학적 계산이 요구되면서 고속처리를 위하여 GPU(Graphics Processing Unit)를 이용한 병렬처리 연구가 많이 진행되고 있다. 본 논문에서는 GPU에서 발생하는 문제점 중 캐시메모리 미스에 의하여 발생하는 대역폭 증가와 3D 셰이더 처리 속도가 일정하지 않은 문제점을 해결하기 위하여 캐시메모리를 사용하지 않는 병렬처리기인 MAMS를 이용한 3D 그래픽 프로세서를 제안한다. 본 논문에서 제안된 MAMS를 이용한 3D 그래픽 프로세서는 DirectX 명령 분석을 이용해 Vertex shader, Pixel shader와 Tiling 및 Rasterizing 구조를 설계 하였고, MAMS를 위한 FPGA(Xilinx Virtex6@100MHz) 보드를 구성하여, Verilog를 사용하여 설계된 구조를 개발하였다. 개발된 FPGA(100Mhz)와 nVidia GeForce GTX 660(980Mhz)의 처리시간을 확인한 결과 GTX 660를 이용한 처리 시간은 일정하지 않음을 확인하였고, MAMS를 이용한 처리 시간은 일정함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.521-524
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• 2004

For implementation of Cryptographic algorithms, security against implementation attacks such as side-channel attacks as well as the speed and the size of the circuit is important. Power Analysis attacks are powerful techniques of side-channel attacks to exploit secret information of crypto-processors. In this thesis the FPGA implementation of versatile elliptic crypto-processor is described. Explain the analysis of power consumption of ALTERA FPGA(FLEX10KE) that is used in our hand made board. Conclusively this thesis presents clear proof that implementations of Elliptic Curve Crypto-systems are vulnerable to Differential Power Analysis attacks as well as Simple Power Analysis attacks.