• 한국정보통신학회논문지
• /
• 제13권2호
• /
• pp.293-298
• /
• 2009

본 연구에서는 193비트 타원곡선 암호화프로세서를 보조프로세서 형태로 제작하여 FPGA에 구현하였다. 프로그램 레벨에서 최적화된 알고리즘과 수식을 제안하여 증명하였고, 검증을 위해 Verilog와 같은 하드웨어 기술언어를 통하여 다시 한번 분석 하여 하드웨어 구현에 적합하도록 수정하여 최적화 하였다. 그 이유는 프로그래밍 언어의 순차적으로 컴파일되고 실행되는 특성이 하드웨어를 직접 구현하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 보조프로세서를 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera CycloneII FPGA 보드에 매핑하여 실제 칩 프로토타입 IP로 구현하였다. 구현된 유한체 연산 알고리즘과 하드웨어 IP들은 실제적인 암호 시스템에 응용되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.

• 한국컴퓨터정보학회논문지
• /
• 제17권4호
• /
• pp.11-18
• /
• 2012

침입 탐지에 가장 시간이 많이 소요되는 작업은 패킷 데이터에 침입 패턴이 있는지를 검사하는 심층 패킷검사이다. 고속 네트워크에서 이 작업을 실시간으로 처리하기 위해서는 하드웨어 기반 패턴매칭이 필요하다. 본 논문에서는 침입탐지 시스템 구현에 하드웨어 기반 패턴매칭을 사용할 수 있도록 네트워크의 패킷을 수집하여 Snort 패턴규칙에 따라서 패턴매칭을 수행하고 결과를 소프트웨어에게 제공할 수 있도록 하는 하드웨어를 Virtex-6 FPGA를 사용하여 Microblaze 기반의 SoC 형태로 설계하여 구현하였다. 구현된 시스템은 인위적인 트래픽 생성과 실제 트래픽을 사용하여 동작을 검증하였고 패킷이 네트워크 인터페이스에서 메모리로 복사되는 동안 패턴매칭 동작을 정확하게 수행하여 소프트웨어에게 결과를 제공하였다. 본 연구 결과는 실시간 처리가 가능하도록 침입탐지 시스템을 고속화 하기위한 하드웨어로 사용될 수 있다.

• 한국정보통신학회논문지
• /
• 제26권8호
• /
• pp.1142-1147
• /
• 2022

영상에 포함된 객체의 인식을 위해서는 영상에 대한 윤곽선 검출이 선행되어야 한다. 윤곽선 검출 연산이 하드웨어로 수행되면 그 수행 시간이 소프트웨어로 구현된 경우보다 비교할 수 없을 만큼 감소하게 된다. 윤곽선 검출을 위한 연산 중 하드웨어 구현에 적합한 연산은 소벨 연산이며, 소벨 연산을 효율적으로 FPGA로 구현하기 위한 많은 연구가 수행되었다. 본 논문에서는 소벨 연산을 FPGA로 구현하기 위한 기존의 구조를 개선하여, 약간의 추가적인 하드웨어 자원의 사용만으로 그 성능을 개선할 수 있는 회로 구조를 제안한다. 제안된 구조는 윤곽선 검출 대상 영상이 메모리에 저장되어 있는 경우에 적합하며 기존의 방법 대비 약 2배의 성능 향상을 이룰 수 있다.

• 정보처리학회논문지B
• /
• 제13B권3호
• /
• pp.223-230
• /
• 2006

윈도우 기반의 영상처리는 전체 영상처리 분야에 있어서 기본이 되는 분야이다. 이러한 윈도우 기반의 영상처리는 처리해야 할 데이터와 연산이 매우 많은 편이기 때문에 범용 컴퓨터 구조에서 소프트웨어 프로그램을 사용하여 윈도우 기반 영상처리에서 필요로 하는 모든 연산을 실시간으로 수행하기 힘들다. 본 논문에서는 FPGA(Field Programmable Gate Array)를 사용하여 윈도우 기반 영상처리를 실시간으로 수행할 수 있는 병렬 하드웨어 구조를 제안하고자 한다. 또한 제안한 구조를 통해 VHDL(VHSIC Hardware Description Language)을 이용하여 윈도우 기반의 영상처리 중 하나인 동적 문턱치화(dynamic thresholding) 회로와 국부 히스토그램 평활화(local histogram equalization) 회로를 설계하고 FPGA로 해당 회로를 구현할 것이다. 구현된 회로의 성능 측정도 다루어 진다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
• /
• pp.1787-1790
• /
• 2003

In this paper. we proposed a hardware(H/W) structure which can compress the video and embed the watermark in real time operation and implemented it into a FPGA platform using VHDL(VHSIC Hardware Description Language). All the image processing element to process both compression and reconstruction in a FPGA were considered each of them was mapped into H/W with the efficient structure for FPGA. The global operations of the designed H/W consists of the image compression with the watermarking and the reconstruction, and the watermarking operation is concurrently operated with the image compression. The implemented H/W used the 59％(12943) LAB(Logic Array Block) and 9％(28352) ESB(Embedded System Block) in the APEX20KC EP20K600CB652-7 FPGA chip of ALTERA, and stably operated in the 70㎒ clock frequency over. So we verified the real time operation, 60 fields/sec(30 frames/sec).

• 한국정보통신학회논문지
• /
• 제12권5호
• /
• pp.906-911
• /
• 2008

본 논문은 OFDM 시스템에서 주파수 옵셋을 제거하기 위한 회로를 CORDIC 알고리듬을 이용하여 Simulink 모델로 설계하여 성능을 평가하고, 이를 FPGA로 구현하기 위해 Xilinx의 System Generator 모델로 설계 구현하여 성능을 비교 평가한 것이다. 모의 실험 결과, Simulink 설계 결과와 System Generator 설계 결과 모두 옵셋 주파수가 $10^5MHz$ 이하일 때, CORDIC을 사용하였을 때의 성능이 우수함을 확인하였으며, 또한 구현한 FPGA의 성능을 평가하기 위해 Hardware Co-simulation 과정을 통해 Xilinx Spartan3 xc3s1000 fg676-4 Target Device에 로딩하고, 타이밍 해석과 resource량도 확인함으로서 성능을 검증하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2009년도 춘계학술대회
• /
• pp.485-488
• /
• 2009

본 논문에서는 블록 채널 부호 계열에서 다중 오류정정 능력을 갖는 BCH Encoder를 FPGA로 구현한 논문이다. 또한 부호율의 변경이 가능하게 하여 다양화 부호 율에 따른 부호를 생성할 수 있게 하였다. 본 논문에서는 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였고, 이를 HDL로 설계하고, 동시에 Xilinx사의 System Generator를 사용하여 구현하였고, Timming Analysis와 Resource estimation도 하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2002년도 춘계종합학술대회
• /
• pp.466-468
• /
• 2002

본 논문은 새로운 무어 머신을 복제하는 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• 한국정보통신학회논문지
• /
• 제6권5호
• /
• pp.718-723
• /
• 2002

본 논문은 무어 머신을 복제하는 새로운 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• International Journal of Advanced Culture Technology
• /
• 제4권4호
• /
• pp.30-37
• /
• 2016

In this paper, the method of controlling the clock that is inputted on the hardware from the application, and the hardware design method are to be proposed. When the hardware is synthesized to the Field Programmable Gate Array(FPGA), the input clock is fixed, and when the input clock is changed, the synthesis process must be passed again to require more time. To solve this problem, the Mixed-Mode Clock Manager(MMCM) module is mounted to control the MMCM module from the application. The controlled MMCM module controls the input clock of the module. The experiment was process the Neural Network algorithm in the x86 CPU and SIMT based processor mounted the FPGA. The results of the experiment, SIMT-based processors, the time that is processed at a frequency of 50MHz was 77ms, 100MHz was 34ms. There was no additional synthesis time due to a change of the clock frequency.