FPGA Implementation of BCH Encoder to change code rate

부호율 변경이 가능한 BCH Ecoder의 FPGA구현

The class of BCH codes is a large class of error correction codes. HDL implementation of BCH code generator to change code rate. and used System Generator, and implemented hardware to FPGA. Loaded bit stream to a FPGA board in order to verify this design to Hardware co-simulation from these results. Also, compared as investigated the maximum action frequency through timing analysis and resource of logic in order to evaluate performance of BCH code generator.

본 논문에서는 블록 채널 부호 계열에서 다중 오류정정 능력을 갖는 BCH Encoder를 FPGA로 구현한 논문이다. 또한 부호율의 변경이 가능하게 하여 다양화 부호 율에 따른 부호를 생성할 수 있게 하였다. 본 논문에서는 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였고, 이를 HDL로 설계하고, 동시에 Xilinx사의 System Generator를 사용하여 구현하였고, Timming Analysis와 Resource estimation도 하였다.