• 마이크로전자및패키징학회지
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• 제21권1호
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• pp.31-39
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• 2014

최근 모바일 응용 제품에 사용되는 반도체 패키지는 고밀도, 초소형 및 다기능을 요구하고 있다. 기존의 웨이퍼 레벨 패키지(wafer level package, WLP)는 fan-in 형태로, I/O 단자가 많은 칩에 사용하기에는 한계가 있다. 따라서 팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP)가 새로운 기술로 부각되고 있다. FOWLP에서 가장 심각한 문제 중의 하나는 휨(warpage)의 발생으로, 이는 FOWLP의 두께가 기존 패키지에 비하여 얇고, 다이 레벨 패키지 보다 휨의 크기가 매우 크기 때문이다. 휨의 발생은 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미친다. 본 연구에서는 FOWLP의 휨의 특성과 휨에 영향을 미치는 주요 인자에 대해서 수치해석을 이용하여 분석하였다. 휨을 최소화하기 위하여 여러 종류의 epoxy mold compound (EMC) 및 캐리어 재질을 사용하였을 경우에 대해서 휨의 크기를 비교하였다. 또한 FOWLP의 주요 공정인 EMC 몰딩 후, 그리고 캐리어 분리(detachment) 공정 후의 휨의 크기를 각각 해석하였다. 해석 결과, EMC 몰딩 후에 발생한 휨에 가장 영향을 미치는 인자는 EMC의 CTE이며, EMC의 CTE를 낮추거나 Tg(유리천이온도)를 높임으로서 휨을 감소시킬 수 있다. 캐리어 재질로는 Alloy42 재질이 가장 낮은 휨을 보였으며, 따라서 가격, 산화 문제, 열전달 문제를 고려하여 볼 때 Alloy 42 혹은 SUS 재질이 캐리어로서 적합할 것으로 판단된다.

• 마이크로전자및패키징학회지
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• 제30권1호
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• pp.42-48
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• 2023

최근 모바일, IoT, 차량 등의 많은 산업군에서 발생하는 다양한 종류의 신호 및 전력 요구가 증가함에 따라 그에 맞는 성능 향상과 소형화에 대한 요구가 높아지고 있는 상황이다. 이러한 추세에 따라 고성능의 칩이 필요해지고 이러한 칩을 패키징 할 수 있는 고급 패키지 기술의 개발 필요성이 높아지고 있는 상황이다. 이러한 상황에서 FOWLP 공정 기술은 이에 맞는 적합한 기술이며 이 공정에서의 부족한 점을 개선하기 위하여 사용되고 연구되고 있는 플라즈마 응용 기술들에 대하여 본 논문에서 알아보았으며 크게 4가지 부분으로 나누어 각 부분에서 사용되는 플라즈마 응용 기술들에 대한 소개와 연구 사례를 설명한다.

• 마이크로전자및패키징학회지
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• 제23권3호
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• pp.1-6
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• 2016

IoT 적용을 위해서는 다종 소자를 높은 connectivity 밀도로 집적화시키는 전자패키징 기술이 매우 중요하다. FOWLP 기술은 입출력 밀도가 높고, 소자의 집적화가 우수하고, 디자인 유연성이 우수하여, 최근 개발이 집중되고 있는 기술이다. 웨이퍼나 패널 기반의 FOWLP 기술은 초미세 피치 RDL 공정 기술과 몰딩 기술 개발이 최적화 되어야 할 것이다. 3D stacking 기술 특히 웨이퍼 본딩 후 TSV를 제조하는 방법(via after bonding)은 가격을 낮추면서 connectivity를 높이는데 매우 효과적이라 하겠다. 하지만 저온 웨이퍼 본딩이나 TSV etch stop 공정과 같이 아직 해결해야할 단위 공정들이 있다. Substrate 기술은 두께를 줄이고 가격을 낮추는 공정 개발이 계속 주목되겠지만, 칩과 PCB와의 통합설계(co-design)가 더욱 중요하게 될 것이다.

• E2M - 전기 전자와 첨단 소재
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• 제34권2호
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• pp.4-11
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• 2021

• 마이크로전자및패키징학회지
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• 제25권4호
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• pp.53-58
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• 2018

집적회로 소자의 축소가 물리적 한계에 도달 한 이후 3D 패키징, 임베디드 패키징 및 팬 아웃 웨이퍼 레벨 패키징(FOWLP, fan-out wafer level packaging)과 같은 혁신적인 패키징 기술들이 활발히 연구되고 있다. 본 연구에서는 FOWLP의 다층 재배선(redistribution layer)에 사용하기 위한 유무기 하이브리드 유전체 소재의 공정을 평가하였다. 폴리이미드(PI) 또는 폴리파라페닐렌벤조비스옥사졸(PBO)과 같은 현 유기 유전체와 비교하여 폴리실세스키옥산(polysilsesquioxane, PSSQ)라고 불리는 유무기 하이브리드 유전체는 기계적, 열적 및 전기적 안정성을 향상시킬 수 있고, UV 노광을 통하여 경화 공정과 패턴 공정을 동시에 할 수 있는 장점이 있다. 폴리실세스키옥산 용액을 6 인치 Si 웨이퍼에 스핀 코팅한 후 pre-baking과 UV 노광 공정을 이용하여 패턴 및 경화를 진행하였다. 10분의 UV 노광 시간으로 경화와 $2{\mu}m$ 라인 패턴 형성이 동시에 진행됨을 확인하였고, 경화된 폴리실세스키옥산 유전체의 유전상수는 2.0에서 2.4 로 측정되었다. 폴리실세스키옥산 소재를 이용하여 고온 경화 공정없이 UV 노광 공정만으로 경화와 패턴을 할 수 있는 공정 가능성을 보였다.

• 마이크로전자및패키징학회지
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• 제27권1호
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• pp.37-43
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• 2020

Fan-out wafer level packaging (FOWLP) 재배선 적용을 위한 Ti 박막과 WPR 절연층 사이의 계면 신뢰성을 평가하기 위해, O₂ 플라즈마 전처리 및 후속 열처리 시간에 따라 90° 필 테스트를 진행하였다. O₂ 플라즈마 전처리 시간이 증가 할수록 계면 접착력이 감소하다가 유지되는 거동을 보였으며, 이는 과도한 O₂ 플라즈마 전처리가 WPR 절연층 내의 C-O-C 또는 C=O 결합을 끊어 WPR 표면이 손상을 받아 계면 접착력이 저하된 것으로 판단된다. 또한 O₂ 플라즈마 전처리를 30초 진행한 시편을 150℃ 후속 열처리 진행한 결과, 계면 접착력이 0시간에서 24시간까지는 감소하였으나, 100시간까지 유지되는 거동을 보였다. 이는 고온에 취약한 WPR 절연층이 과도한 열처리로 인해 손상되어 계면 접착력이 급격히 감소하다가 유지되는 것으로 판단된다. 따라서, 절연층 소재에 대한 최적의 플라즈마 전처리 조건을 확보하는 것이 FOWLP 재배선의 계면신뢰성 향상을 위한 핵심요소임을 알 수 있다.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.124-130
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• 2023

Recently, fan out wafer level packaging, which enables high integration, miniaturization, and low cost, is being rapidly applied in the semiconductor industry. In particular, FOWLP is attracting attention in the mobile and Internet of Things fields, and is recognized as a core technology that will lead to technological advancements such as 5G, self-driving cars, and artificial intelligence in the future. However, as chip density and package size within the package increase, FOWLP warpage is emerging as a major problem. These problems have a direct impact on the reliability and electrical performance of semiconductor products, and in particular, cause defects such as vacuum leakage in the manufacturing process or lack of focus in the photolithography process, so technical demands for solving them are increasing. In this paper, warpage simulation according to the thickness of FOWLP material was performed using finite element analysis. The thickness range was based on the history of similar packages, and as a factor causing warpage, the curing temperature of the materials undergoing the curing process was applied and the difference in deformation due to the difference in thermal expansion coefficient between materials was used. At this time, the stacking order was reflected to reproduce warpage behavior similar to reality. After performing finite element analysis, the influence of each variable on causing warpage was defined, and based on this, it was confirmed that warpage was controlled as intended through design modifications.

• 마이크로전자및패키징학회지
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• 제25권2호
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• pp.41-48
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• 2018

Fan-out wafer level packaging (FOWLP) 적용을 위한 최적의 Cu 재배선 계면접착에너지 측정방법을 도출하기 위해, 전기도금 Cu 박막과 WPR 절연층 계면의 정량적 계면접착에너지를 $90^{\circ}$ 필 테스트, 4점 굽힘 시험법, double cantilever beam (DCB) 측정법을 통해 비교 평가 하였다. 측정 결과, 세 가지 측정법 모두 배선 및 패키징 공정 후 박리가 일어나지 않는 산업체 통용 기준인 $5J/m^2$보다 높게 측정되었다. 또한, DCB, 4점 굽힘 시험법, $90^{\circ}$ 필 테스트 순으로 계면접착에너지가 증가하는 거동을 보였는데, 이는 계면파괴역학 이론에 의해 위상각 증가에 따라 이종재료 계면균열 선단의 전단응력성분 증가에 따른 소성변형에너지 및 계면 거칠기 증가 효과에 의한 것으로 설명이 가능하다. FOWLP 재배선에 대한 최적의 계면접착에너지 도출을 위해서는 시편제작 공정, 위상각 차이, 정량적 측정 정확도 및 결합력 크기 등을 고려하여 4점 굽힘 시험법 또는 DCB 측정법을 적절히 혼용 사용하는 것이 타당한 것으로 판단된다.

• 마이크로전자및패키징학회지
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• 제30권2호
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• pp.52-59
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• 2023

팬 아웃 웨이퍼 레벨 패키지의 Cu 재배선층 적용을 위해 Ti 확산방지층과 폴리벤즈옥사졸(polybenzoxazole, PBO) 절연층 사이의 계면 신뢰성을 평가하였다. PBO 경화 온도 및 고온/고습 시간에 따라 4점 굽힘 시험으로 정량적인 계면접착에너지를 평가하였고, 박리계면을 분석하였다. 175, 200, 및 225℃의 세 가지 PBO 경화 온도에 따른 계면접착에너지는 각각 16.63, 25.95, 16.58 J/m² 로 200℃의 경화 온도에서 가장 높은 값을 보였다. 박리표면에 대한 X-선 광전자 분광분석 결과, 200℃에서 PBO 표면의 C-O 결합의 분율이 가장 높으므로, M-O-C 결합이 Ti/PBO 계면접착 기구와 연관성이 높은 것으로 판단된다. 200℃에서 경화된 시편을 85℃/85% 상대 습도에서 500시간 동안 고온/고습 처리 하는 동안 계면접착에너지는 3 .99 J/m²까지 크게 감소하였다. 이는 고온/고습 처리동안 Ti/PBO 계면으로의 지속적인 수분 침투로 인해 계면 근처 PBO의 화학결합이 약해져서 weak boundary layer를 형성하기 때문으로 판단된다.