• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.89-95
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• 2008

해상통신에서 운용되는 OFDM (Orthogonal Frequency Division Multiplexing)통신 단말기는 긴급재난시에도 동작하여야 하므로, 저전력으로 동작하여야 한다. 따라서 Digital Signal Processing (DSP) 동작하는 전압모드 Processor보다 저전력 동작이 가능한 전류모드 FFT (Fast-Fourier-Transform) Processor의 설계가 필요하게 되었다. IVC (Current-to-Voltage Converter)는 전류모드 FFT Processor의 출력 전류를 전압 신호로 바꾸는 디바이스로써, 저전력 OFDM 단말기 동작을 위해 IVC의 전력 손실은 낮아야 하고, FFT의 출력 전류가 전압신호에 대응이 될 수 있도록 넓은 선형적인 동작구간을 가져야 하며, 향후, FFT LSI와 IVC가 한 개의 칩으로 결합되는 것을 고려하면, 작은 크기의 chip size로 설계되어야 한다. 본 논문에서는 선형 동작 구간이 넓은 새로운 IVC를 제안한다. 시뮬레이션 결과, 제안된 IVC는 전류모드 FFT Processor의 출력 범위인 -100 ~100[uA]에서 0.85V~1.4V의 선형동작구간을 갖게 됨을 확인하였다. 제안된 IVC는 전류모드 FFT Processor와 더불어 OFDM을 이용한 저전력 해상 데이터통신 실현을 위한 선도 기술로 유용할 것이다.

• 전기전자학회논문지
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• 제25권4호
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• pp.697-702
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• 2021

고속 푸리에 변환(Fast Fourier Transform, FFT)은 다양한 응용처에서 널리 사용되는 주요 신호처리 블록이다. 일반적으로 1024 포인트 이상의 긴 FFT 처리의 경우 높은 SQNR(Signal-to-Quantization Ratio)를 유지하면서도 낮은 하드웨어 복잡도의 구현이 매우 중요하다. 본 논문에서는 낮은 복잡도의 FFT 알고리즘과 간단한 동적스케일링 기법을 제시한다. 이를 통해 2048 포인트 FFT연산에 대해서 널리 알려진 radix-2 알고리즘에 비해 곱셉기의 수를 절반으로 줄일 수 있으며, 또한 twiddle factor를 저장하기 위해 필요한 테이블의 크기를 radix-2 및 radix-2² 알고리즘에 비해 각각 35% 및 53%로 축소할 수 있다. 그리고 내부 데이터의 폭을 점진적으로 늘리지 않고서도 55dB 이상의 높은 SQNR을 달성하는 것을 확인하였다.

• 센서학회지
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• 제32권4호
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• pp.246-251
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• 2023

Internet of Things (IoT) systems process signals from various sensors using signal processing algorithms suitable for the signal characteristics. To analyze complex signals, these systems usually use signal processing algorithms in the frequency domain, such as fast Fourier transform (FFT), filtering, and short-time Fourier transform (STFT). In this study, we propose a multi-mode sensor signal processor (SSP) accelerator with an FFT-based hardware design. The FFT processor in the proposed SSP is designed with a radix-2 single-path delay feedback (R2SDF) pipeline architecture for high-speed operation. Moreover, based on this FFT processor, the proposed SSP can perform filtering and STFT operation. The proposed SSP is implemented on a field-programmable gate array (FPGA). By sharing the FFT processor for each algorithm, the required hardware resources are significantly reduced. The proposed SSP is implemented and verified on Xilinxh's Zynq Ultrascale+ MPSoC ZCU104 with 53,591 look-up tables (LUTs), 71,451 flip-flops (FFs), and 44 digital signal processors (DSPs). The FFT, filtering, and STFT algorithm implementations on the proposed SSP achieve 185x average acceleration.

• 한국인터넷방송통신학회논문지
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• 제9권1호
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• pp.39-45
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• 2009

본 논문에서는 최근 무선 통신 시스템에서 빠른 데이터전송 방식으로서 사용되고 있는 OFDM 통신방식의 저소비전력화 방안을 제안한다. 일반적으로 OFDM에서 주요 신호처리 방식은 디지털을 이용한 프리에 변환이다. 이런 디지털 프리에 변환은 많은 소비전력이 필요하며 이것은 무선통신 시스템에 있어서 커다란 제약이 되고 있다. 전류모드를 이용한 아날로그 프리에 변환(FFT) LSI는 이러한 소비전력의 문제를 해결할 수 있는 주요 대안으로 떠오르고 있다. 그러나 이러한 신호처리 방식을 사용하기 위해서는 전류모드를 이용한 직병렬/병직렬 변환기(Serial-to-Parallel/Parallel-to-Serial Converter)가 필수적으로 필요하다. 본 논문에서는 전류모드로 구성한 아날로그 프리에 변환(FFT) LSI를 이용해 수신단의 저소비전력을 실현하기 위해 필수적인 새로운 전류모드 직병렬/병직렬 변환기를 제시하였으며 설계된 칩의 측정결과가 시뮬레이션 결과와 일치하는 것을 확인하였다. 제안된 전류모드 직병렬/병직렬 변환기의 개발로 저소비전력에 큰 장점을 지니고 있는 아날로그 FFT LSI의 활용이 가능해졌으며 송수신단 시스템에서 큰 소비전력의 감소효과를 가져올 것으로 기대된다.

• 전자공학회논문지
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• 제52권2호
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• pp.97-105
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• 2015

이 논문은 SIMD 구조를 갖는 프로세서에서 FFT 연산을 효과적으로 처리하는 방법에 대한 것이다. FFT는 디지털 신호처리 분야에서 널리 사용되는 범용 알고리즘으로 이의 효과적인 처리는 성능 향상에 있어서 매우 중요하다. Bruun 알고리즘은 반복적인 인수분해를 통해 구현되는 FFT 알고리즘으로, 널리 사용되는 Cooley-Tukey 알고리즘에 비해 복소수 곱셈이 아닌 실수 곱셈으로 대부분의 동작을 수행하는 장점을 가지고 있으나, SIMD 프로세서에서 구현하는 데는 벡터 데이터의 정렬 형태가 복잡하고 연산에 필요한 계수들을 저장할 메모리를 더 필요로 하는 단점이 있다. 실험 결과에 따르면 길이 1024인 FFT 연산을 SIMD 프로세서에서 수행하는데 있어서 Bruun 알고리즘은 Cooley-Tukey 알고리즘에 비해서 약 1.2배의 더 높은 처리성능을 보이지만, 약 4 배 더 큰 데이터 메모리를 필요로 한다. 따라서 데이터 메모리에 대한 제약이 큰 경우가 아니라면 SIMD 프로세서에서 Bruun 알고리즘이 FFT 연산에 적합하다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.372-381
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• 2014

This study examined a radar signal active cancelation technique, which is a theoretical way of achieving stealth by employing a baseband process that involves sampling the incoming hostile radar signal, analyzing its characteristics, and generating countermeasure signals to cancel out the linear-FM signal of the hostile radar signal reflected from the airborne target. To successfully perform an active cancelation, the effects of errors in the countermeasure signal were first analyzed. To generate the countermeasure signal that requires very fast and accurate processing, the down-sampling technique with the suboptimal maximum likelihood estimation (sMLE) scheme was proposed to improve the speed of the estimation process while preserving the estimation accuracy. The simulation results showed that the proposed down-sampling technique using a 2048 FFT size yields substantial power reduction despite its small FFT size and exhibits similar performance to the sMLE scheme using the 32768 FFT size.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.116-122
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• 2006

A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.

• 정보보호학회논문지
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• 제34권1호
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• pp.11-19
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• 2024

최근 신호처리, 암호학 등 다양한 분야에서 FFT(Fast Fourier Transform)의 활용이 증가함에 따라 최적화 연구의 중요성이 대두되고 있다. 본 논문에서는 FPGA(Field Programmable Gate Array) 하드웨어를 사용하여 radix-2 16 points FFT 알고리즘을 기존 연구들보다 빠르고 효율적으로 처리하는 가속기 구현 연구에 대해 기술한다. FPGA가 갖는 병렬처리 및 파이프라이닝 등의 하드웨어 이점을 활용하여 PL(Programmable Logic) 파트에서 Verilog 언어를 통해 FFT Logic을 설계 및 구현한다. 이후 PL 파트에서의 처리 시간 비교를 위해 PS(Processing System) 파트에서 Zynq 프로세서만을 사용하여 구현 후, 연산 시간을 비교한다. 또한 관련 연구와의 비교를 통해 본 구현 방법의 연산 시간 및 리소스 사용의 효율성을 보인다.

• 대한전자공학회논문지SP
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• 제47권5호
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• pp.229-234
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• 2010

본 논문에서는 수심이 낮은 곳에서도 ADCP(Acoustic Doppler Current Profiler)를 사용할 수 있도록 주파수 해상도를 높이는 음향신호처리 기법을 제안하였다. ADCP는 유속을 측정하는 장치이다. 일반적으로 바다에서 사용하는 ADCP는 수심의 제약이 없어서 300K Hz 이하의 중심주파수를 사용할 수 있으나 하천의 경우는 가뭄이 길어지면 수심이 30cm 이하도 나타나기 때문에 사용하기 힘들다. 따라서 기존의 신호처리 방법으로는 수심이 낮은 하천에서 유속을 측정하기 매우 어렵다. 본 연구에서는 낮은 하천의 수심을 고려하여 Zoom FFT 방법을 이용하여 유속을 추정하는 연구를 시뮬레이션해본 결과 이론적으로는 약 ${\pm}62\;cm/s$ 정도의 오차를 줄일 수 있었고, 실험적으로는 약 ${\pm}93\;cm/s$ 정도의 오차가 줄어들었다. 실험에서도 기존의 알고리즘으로 추정이 안 되었던 것이, 유속 20 cm/s 이상에서는 유속 추정이 가능하였다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.62-71
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• 2002

본 논문은 고속의 FFT 연산을 위한 DSP(Digital Signal Processor) 명령어와 그 하드웨어 구조를 제안한다. 제안된 명령어는 MAC 연산에 의존하는 기존의 DSP 칩과는 다른 새로운 연산 과정을 수행한다. 본 논문은 새로운 명령어의 원활한 수행을 위한 데이터 연산 유닛(Data Processing Unit : DPU)의 하드웨어 구조를 제안한다. 제안된 명령어 및 하드웨어 구조는 기존의 DSP 칩과 비교하여 FFT 연산 속도가 2배 향상되었다. 제안된 구조는 Verilog HDL을 사용하여 설계되었으며 0.35 ${\mu}m$ 표준 셀 라이브러리를 사용하여 수행되었다. 분석 결과 최대 동작 주파수는 약 144.5 MHz이다.