• 전자공학회논문지
• /
• 제51권10호
• /
• pp.72-79
• /
• 2014

본 논문은 PIPELINE-AWARE QC-IRA-LDPC (PA-QC-IRA-LDPC) 코드 생성 방법과 Rate-1/2 (2016,1008) PA-QC-IRA-LDPC 코드에 대한 효율적인 고속 복호기 구조를 제안한다. 제안한 방법은 비트 오류율 (BER) 성능 저하 없이 파이프라인 기법을 사용하여 임계경로를 나눌 수 있다. 또한 제안한 복호기 구조는 데이터 처리량, 하드웨어 효율 및 에너지 효율을 크게 향상시킬 수 있다. 제안한 복호기 구조는 90-nm CMOS 기술을 사용하여 합성 및 레이아웃이 수행되었으며, 이전에 보고된 복호기 구조들에 비해서 하드웨어 효율성이 53%이상 향상되었고, 훨씬 좋은 에너지 효율성을 보여준다.

• Journal of Electrical Engineering and Technology
• /
• 제12권3호
• /
• pp.1262-1270
• /
• 2017

Among various decoding algorithms of low-density parity-check (LDPC) codes, the min-sum (MS) algorithm and its modified algorithms are widely adopted because of their computational simplicity compared to the sum-product (SP) algorithm with slight loss of decoding performance. In the MS algorithm, the magnitude of the output message from a check node (CN) processing unit is decided by either the smallest or the next smallest input message which are denoted as min1 and min2, respectively. It has been shown that multiplying a scaling factor to the output of CN message will improve the decoding performance. Further, Zhong et al. have shown that multiplying different scaling factors (called a 2-dimensional scaling) to min1 and min2 much increases the performance of the LDPC decoder. In this paper, the simplified 2-dimensional scaled (S2DS) MS algorithm is proposed. In the proposed algorithm, we figure out a pair of the most efficient scaling factors which multiplications can be replaced with combinations of addition and shift operations. Furthermore, one scaling operation is approximated by the difference between min1 and min2. The simulation results show that S2DS achieves the error correcting performance which is close to or outperforms the SP algorithm regardless of coding rates, and its computational complexity is the lowest comparing to modified versions of MS algorithms.

• 한국통신학회논문지
• /
• 제37권6A호
• /
• pp.420-425
• /
• 2012

오류정정부호화 방식은 일종의 타임 다이버시티 기술의 하나로써 채널에서 발생하는 잡음 및 페이딩 효과를 부호어 내의 여러 개의 비트로 분산시킴으로써 성능의 향상을 도모하는 기술이다. 따라서, 임의의 오류정정부호에 대한 성능이 극대화되기 위해서는 부호어 내의 비트 간 잡음 및 페이딩 정보가 서로 독립적이 될 수 있도록 해주는 것이 가장 바람직하다. 본 논문에서는 고차원변조 방식 및 비교적 짧은 기간의 페이딩으로 감소될 수 있는 타임 다이버시티 효과를 최대화 할 수 있는 블록터보부호를 제안한다. 본 논문에서는 특히 매우 간단한 부호 비트 할당 주소 계산식을 제안하여 외부의 별도의 인터리버 없이 성능을 극대화할 수 있도록 하였다. 본 논문에서 제시된 시뮬레이션 결과에 따르면 기존 방식에 비하여 수 dB 이상의 성능 향상 효과를 기대할 수 있다.

• 한국통신학회논문지
• /
• 제35권1A호
• /
• pp.62-70
• /
• 2010

본 논문에서는 위성-지상 통합(hybrid/integrated)망에서 멀티미디어 방송 서비스를 효율적으로 제공하도록 기여할 수 있는 여러 가지 다이버시티 방식에 대한 성능을 비교 분석한다. 시공간 부호(space-time codes)는 부가적인 대역폭 요구 사항 없이도 다중경로 환경에서 다이버시티 이득을 얻을 수 있는 효율적인 방식이다. 위성시스템에서 시공간 부호와 오류정정부호를 적절히 결합하여 지상 중계 장치와의 협동 다이버시티 이득 구현이 가능함이 제안되어 왔다. 본 논문에서는 이러한 선행 연구 결과를 바탕으로 하여, 다양한 시공간부호 및 오류정정 부호의 결합 방식을 제안하고 이에 따른 성능 분석 결과와 장단점등을 제시하여, 향후 시스템 구현에 도움이 될 수 있도록 한다.

• 대한전자공학회논문지SD
• /
• 제46권1호
• /
• pp.15-23
• /
• 2009

정확한 연산이 필요한 마이크로프로세서에서 소프트 에러에 대한 면밀한 연구들이 진행되었다. 마이크로프로세서 구성원 중에서도 메모리 셀은 소프트 에러에 가장 취약하고, 소프트 에러가 발생했을 때 중요한 정보들과 명령어들을 가지고 있기 때문에 전체 프로세스와 동작에 큰 영향을 미치게 된다. 아키텍처 레벨에서 이러한 소프트 에러를 발견하고 정정하기 위한 방법으로 오류 검출 및 정정 코드가 많이 사용되고 있으며, Itanium, IBM PowerPC G5등의 마이크로프로세서는 Hamming 코드와 Hasio 코드를 L2 캐쉬에 사용하고 있다. 하지만 이러한 연구들은 대형 서버에 국한되었으며 전력 소모에 대한 고려는 되지 않았다. 고집적 저전력 임베디드 마이크로프로세서의 출현과 함께 동작과 문턱 전압이 낮아짐에 따라 임베디드 마이크로프로세서에서도 오류 검출 및 정정 회로의 필요하게 되었다. 본 논문에서는 SimpleScalar-ARM을 이용하여 L2캐쉬의 입출력 데이터를 분석하고, 임베디드 마이크로프로세서에 적합한 32 비트 오류 검출 및 정정 회로의 H-matrix를 제안한다. 그래서 H-spice를 사용하여 modified Hamming 코드와 비교한다. 본 실험을 위해 MiBench 벤치마크 프로그램과 TSMC 0.18um 공정이 사용되었다.

• 대한전자공학회논문지SD
• /
• 제41권9호
• /
• pp.39-48
• /
• 2004

최근 3세대 이동통신의 오류정정부호의 표준으로 채택된 터보 코드는 샤논의 한계에 가까운 성능을 보이며, 반복적인 디코딩 과정의 특성상 이동통신 시스템에서 전력 소모가 많은 블록 중 하나이다. 따라서 이동통신 기기의 전력 소모를 최소화하기 위한 노력으로 터보 디코더의 전력 소모를 줄이는 방법들에 대한 연구가 진행되어왔다. 본 논문에서는 디코딩 가능 임계값과 불가능 임계값 등 두개의 정지 기준을 적용함으로써 기존의 반복 디코딩 정지 기준 알고리즘을 개선하여, 오류정정 성능과 전력 소모면에서 기존의 방법보다 효율적인 새로운 터보 디코더 기술을 개발하였다. 실험 결과, 제안한 방법은 기존의 대표적인 방법에 비하여, 전체 12500회 실험 중 잘못된 오류정정 횟수는 평균적으로 89% 감소시키고 반복 디코딩 횟수는 29% 감소시킬 수 있었다.

• 전자공학회논문지 IE
• /
• 제43권4호
• /
• pp.115-121
• /
• 2006

본 논문에서는 통신 시스템에서 채널 전송에 의한 데이터의 오류 체크와 정정문제에 대해서 제안하였다. 제안된 LDPC 코드는 VDSL 시스템에서의 AWGN 채널 모델링에 의해 최소화된 채널 에러를 위해 사용된다. LDPC 코드는 낮은 밀도 패리티비트를 사용하기 때문에, 수학적인 복잡도가 낮고 처리 시간이 짧다. 또한 LDPC 코드의 성능은 반복 복호 알고리즘에서 긴 코드 워드에 대해 터보 코드보다 더 나은 성능을 가지고 있다. 제안된 시스템의 송신기에서 발생 행렬에 의해서 부호어가 발생되고, 수신기에서 사용된 에러 정정 알고리즘은 가중치를 갖는 Bit-flipping 방식이다. 이 방식은 기존의 Bit-flipping 방식과 달리 더 정확한 에러를 검출하고, 정정하기 위해 발생된 패리티 비트에 대해서 가중치를 주어 에러 정정을 하는 방식이다. 제안된 가중치를 갖는 Bit-flipping 알고리즘은 기존의 Bit-flipping 알고리즘에 비해서 1 dB 이상의 이득 개선을 확인할 수 있었다.

• 한국위성정보통신학회논문지
• /
• 제4권2호
• /
• pp.28-33
• /
• 2009

본 논문에서는 위성-지상 통합(hybrid/integrated)망에서 멀티미디어 방송 서비스를 효율적으로 제공하도록 기여할 수 있는 여러 가지 다이버시티 방식에 대한 성능을 비교 분석한다. 시공간 부호는 부가적인 대역폭 요구 사항 없이도 다중경로 환경에서 다이버시티 이득을 얻을 수 있는 효율적인 방식이다. 위성시스템에서 시공간 부호와 오류정정부호를 적절히 결합하여 지상 중계 장치와의 협동 다이버시티 이득 구현이 가능함이 제안되어 왔다. 본 논문에서는 이러한 선행 연구 결과를 바탕으로 하여, 다양한 시공간부호 및 오류정정 부호의 결합 방식에 따른 성능 분석 결과와 장단점등을 제시하여, 향후 시스템 구현에 도움이 될 수 있도록 한다.

• 한국통신학회논문지
• /
• 제31권2C호
• /
• pp.175-183
• /
• 2006

본 논문에서는 주파수대역 직접확산방식 (DS-SS)의 비행종단시스템을 제안하였고 FPGA를 이용하여 구현된 결과를 보여준다. DS-SS방식의 비행종단시스템은 간섭신호와jamming에 강한 특성이 있을 뿐만 아니라 확산코드를 사용함으로써 인증과 암호화의 효과를 얻을 수 있다. 또한 기존의 아날로그 FM방식의 종단시스템에 비하여 전력을 크게 줄일 수 있다. 오류정정을 위하여 리드-솔로몬(32, 28)코드를 적용하였고 데이터를 암호화하기 위하여 3중 Data Encryption Standard (3DES)암호화를 하였다. 그리고 counter알고리즘을 적용하여 외부 장치의 간섭으로부터 비행체를 보호할 수 있도록 하였다. I채널과 Q채널의 확산코드는 GOLD코드생성기를 이용하여 생성하였다. 시스템은 ALTERA EPXA1F484C3 디바이스로 지상시스템을 구현하였고, FLEX계열인 EPF10K100ARC240 디바이스를 사용하여 비행종단 탑재시스템을 구현하였다.

• 한국통신학회논문지
• /
• 제28권3C호
• /
• pp.215-223
• /
• 2003

차세대 이동 통신인 IMT2000에서는 3GPP 및 3GPP2규격 모두에서 터보코드가 채널 코딩기법으로서 길쌈부호와 함께 표준으로 채택되어 있으며 특히 3GPP규격에서는 제한길이 4인 1/3 터보코드가 채택되어 있다. 본 논문에서는 상기 터보 코드를 복호하기 위한 복호기의 구조를 제시하고, 3GPP 규격의 터보 코드를 복호할 수 있는 복호기를 설계하였다. 특히 효율적인 동작을 위하여 내부 SISO 복호기로서 레지스터교환방식을 적용하고 새로운 구조의 누적 메트릭 정규화 부를 포함한 SOVA복호기를 설계하였다. 개발 터보 복호기의 성능 예측을 위하여 MATLAB을 통하여 시뮬레이션하였으며, VHDL을 사용하여 파 모듈의 제어를 위한 제어블럭, 입력 제어 버퍼, SOVA 내부 복호기를 포함한 전체 터보 복호기를 설계하였다. 설계한 복호기는 Synopsys사의 FPGA express에서 합성하고, EPF200SRC240-3 FPGA에 이식하여 하드웨어적으로 동작을 검증하였다.