• 한국통신학회논문지
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• 제27권4C호
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• pp.388-397
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• 2002

본 논문에서는 고성능 내장형 프로세서에서 멀티미디어 성능을 효과적으로 향상시킬 수 있는 SIMD-DSP/FPU를 설계하였다. 하드웨어 증가를 최소화하기 위해 기존 연산기의 분할 구조를 제시하였고 면적이 작은 연산기를 제안하였다. 연산기의 공유를 통해 FPU의 하드웨어 면적을 크게 줄였다. 제안된 구조는 HDL로 모델링되고 0.35 $\mu\textrm{m}$ 표준 셀 공정으로 합성되어, 약 십만 등가 게이트의 면적을 갖는 것으로 보고되었으며 최악조건에서 코어 주파수인 50MHz 이상으로 동작하는 것이 예상된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.903-906
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 고속 직렬 포트 인터페이스를 설계하였다. 인터페이스는 ARM 프로세서를 응용할 수 있는 AMBA APB에 호환될 수 있도록 설계하였으며, 8비트 형태로 외부 디바이스와 코프로세서 간 데이터와 명령을 전송할 수 있다. 오류 정정을 위하여, CRC를 적용하였고 멀티미디어 카드를 위한 인터페이스도 제공하였다. 설계한 직렬 포트 인터페이스는 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상동작하였다.

• 한국통신학회논문지
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• 제35권12B호
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• pp.1758-1765
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• 2010

본 논문은 임베디드 코어의 설계 계층을 이용한 아키텍처 탐색 방법론을 제안한다. 제안된 방법은 다양한 설계 검증과 계층적인 설계 수준에 따른 성능 측정을 고려한 체계적인 아키텍처 탐색을 수행한다. 성능 측정 도구는 설계 모듈에 관련 있는 성능 데이터를 가진 프로파일을 생성한다. 프로파일 생성기는 설계 모듈과 성능 매개변수에 대한 연관 규칙을 얻기 위해 데이터마이닝을 수행한다. 프로파일 생성기의 추론 엔진은 다음 탐색 과정의 설계 성능을 향상시키는 새로운 연관 규칙을 얻는다. 제안된 아키텍처 탐색 방법론의 효율성을 확인하기 위해 JPEG 인코더, Chen-DCT, FFT의 어플리케이션에 대한 아키텍처 탐색을 수행하였다. 제안된 방법을 이용하여 설계된 임베디드 코어는 MIPS R3000의 초기 임베디드 코어에 비해 평균 60.8%의 수행 사이클 감소를 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.895-898
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• 2009

본 연구에서는 임베디드 시스템, 특히 블루투스 베이스밴드에서 사용이 가능한 범용 I/O를 설계하였다. 제안하는 구조는 AMBA 버스구조의 APB 저전력 버스에 호환되도록 설계하였다. 임베디드 시스템에서 사용 가능한 범용 I/O를 인터럽트 소스로 사용될 수 있어야 한다. 본 연구에서는 에지 민감 방식과 레벨 민감 방식 모두를 고려하여 인터럽트를 수용할 수 있도록 설계하였고, 동작 폴라리티를 선택할 수 있어 임베디드 시스템에 유연하게 적용될 수 있도록 고려하였다. 설계한 범용 I/O 모듈은 자동합성하여 P&R을 수행하였다. 결과물은 Altera FPGA로 구현하였으며 25MHz에서 정상 동작하였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.225-231
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• 2020

본 연구에서는 임베디드 시스템에 적용하기 위해 자원이 제한된 조건의 FPGA를 기반으로 BWN 가속처리를 하는 방법을 제시하였다. 사용할 수 있는 로직의 개수가 제한적이기 때문에 다양한 크기의 Conv-layer, FC-layer를 처리할 수 있는 하나의 연산장치를 설계해서 재활용하였다. Input feature map 데이터를 한번에 병렬처리를 할 수 없는 경우 데이터를 여러 번 읽어서 중간결과를계산하고 합산하여 최종 출력을 계산하였다. 사용할 수 있는 BRAM 모듈 개수가 제한적이기 때문에 BWN 가속기내의 데이터 bit수를 최소화한 구조를 사용하였다. 구현한 BWN가속기의 이미지 분류 처리 시간은 소형 시스템과 비교하였을 때 처리시간 측면에서 우수함을 보였고 고성능 시스템과 비교하였을 때는 데스크탑 PC보다는 빠르고 높은 클럭속도의 GPU시스템의 50%정도 느렸다. BWN가속기는 50MHz의 느린 clock을 사용하므로 성능대비 전력측면에서 유리함을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.71-78
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• 2008

본 논문에서는 H.264AVC baseline 디코더를 ARM926EJ-S 코어를 탑재한 FPGA(XC4VLX60)기반의 타겟 보드와 임베디드용 Linux Kernel 2.4.26의 개발환경에서 SW/HW 분할을 통해 설계 및 구현하였다. 하드웨어 가속기로는 움직임 보상 모듈 디블록킹 필터 모듈, YUV2RGB 변환 모듈을 사용하였으며 AMBA 버스 프로토콜을 통하여 소프트웨어와 함께 동작한다. 참조 소프트웨어(JM 11.0)를 OS(Linux)상에서 하드웨어 가속 모듈을 추가하고 메모리 접근 등을 최소화함으로써 성능을 향상시키고자 노력하였다. 설계된 하드웨어 IP와 시스템은 여러 단계로 검증하였으며 시스템의 복호화 속도 개선을 도모하였다. QCIF (176$\times$144) 영상을 24MHz의 클록 주파수의 타겟 보드상에서 약 2 frames/sec의 결과를 얻었으며 타겟 보드의 주파수를 증가시키고 FPGA영역의 IP를 ASIC으로 구현하면 더 좋은 성능을 기대할 수 있다.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.7-13
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• 2010

본 논문은 스마트폰, 타블렛 PC와 같은 개인용 정보 단말장치 응용에 적합한 프로세서 구조를 제안한다. 고성능 내장형 프로세서 개발은 아키텍쳐의 변화가 필요하고, 오버헤드가 크기 때문에, 업계에서는 높은 동작 주파수의 고성능 내장형 프로세서의 개발에 전념하고 있다. 고성능 프로세서 구조 중 비순차 슈퍼스칼라(out-of-order superscalar)는 하드웨어 복잡도가 과도하게 증가하며, 그에 비해 성능 향상이 적으므로 내장형 응용에 적합하지 않다. 따라서 하드웨어 복잡도가 낮은 고성능 내장형 프로세서 구조의 개발이 필요하다. 본 논문에서는 스칼라, 슈퍼스칼라, 멀티프로세서 방식에 비하여 복잡도가 낮은 새로운 SMT(Simultaneous Multi-Threading) 구조를 제안한다. 최근의 개인용 정보단말기는 많은 작업을 동시에 수행하기 때문에, SMT나 CMP는 이에 적합한 구조라 할 수 있다. 또한, 시뮬레이션 결과 SMT는 여러 프로세서 구조 중 가장 효율이 높은 프로세서로 보인다.

• 한국정보통신학회논문지
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• 제24권7호
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• pp.885-890
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• 2020

거리측정 시스템에서 사용되는 시간-디지털 변환회로는 시작신호와 멈춤신호 사이의 시간 간격을 이용하여 거리를 측정한다. 응답속도를 고려한 시간 간격은 일반적으로 카운터 회로를 이용하여 디지털 정보로 변환한다. 그러므로 정밀도 향상을 위해서는 높은 주파수의 클록 신호가 요구되며, 미세 거리의 측정을 위해서도 높은 주파수의 클록 신호가 필요하다. 본 논문에서는 동일한 주파수를 사용하면서도 거리 측정의 정밀도를 높이기 위한 카운터 회로를 설계하였다. 회로의 설계는 0.18㎛ CMOS 공정을 이용하였으며, 설계된 회로의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다. 시뮬레이션 결과 일반적인 카운터 회로를 사용한 경우에 비해 4배의 향상된 정밀도를 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.425-435
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• 2016

This paper describes a spread-spectrum clock generation method by utilizing a ${\Delta}{\Sigma}$ digital PLL (DPLL) which is solely based on binary phase detection and does not require a linear time-to-digital converter (TDC) or other linear digital-to-time converter (DTC) circuitry. A 1-bit high-order ${\Delta}{\Sigma}$ modulator and a hybrid finite-impulse response (FIR) filter are employed to mitigate the phase-folding problem caused by the nonlinearity of the bang-bang phase detector (BBPD). The ${\Delta}{\Sigma}$ DPLL employs a two-point modulation technique to further enhance linearity at the turning point of a triangular modulation profile. We also show that the two-point modulation is useful for the BBPLL to improve the spread-spectrum performance by suppressing the frequency deviation at the input of the BBPD, thus reducing the peak phase deviation. Based on the proposed architecture, a 3.2 GHz spread-spectrum clock generator (SSCG) is implemented in 65 nm CMOS. Experimental results show that the proposed SSCG achieves peak power reductions of 18.5 dB and 11 dB with 10 kHz and 100 kHz resolution bandwidths respectively, consuming 6.34 mW from a 1 V supply.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.80-88
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• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.