• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• 방송공학회논문지
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• 제24권1호
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• pp.32-40
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• 2019

실내에서 위치를 추정하는 연구는 다양한 분야에서 필요하다. 실내에서 위치를 추정하는 방법은 하드웨어를 이용하는 방법과 하드웨어를 이용하지 않는 방법으로 나눌 수 있다. 하드웨어를 사용하는 방법은 정확도가 높지만, 하드웨어 설치비용이 든다는 단점이 있다. 반대로 하드웨어를 사용하지 않는 방법은 설치비용이 들지 않지만, 정확도가 떨어진다. AR 게임을 위한 위치추정에 제일 중요한 목표는 정확도를 높이는 것이다. 위치를 추정하기 위해서는 Perspective-N-Point (PnP)의 해를 얻어야 한다. PnP 문제의 해를 구하기 위해서는 위치를 추정하고 싶은 공간의 삼차원 좌표와 그 공간에서 찍은 영상이 필요하다. 삼차원 좌표와 매칭 되는 이차원 좌표 6쌍을 통해 위치를 추정할 수 있다. 해의 정확도를 높이기 위해 어떤 점들을 선택하면 정확도가 높아지는지 확인할 비공면도(non-coplanarity degree)를 추가로 사용할 것을 제안했다. 점 6개 이상인 상황에서 비공면도가 커질수록 위치추정 정확도가 높아질 확률이 높다. 제안한 방법의 장점은 모든 기존 위치추정 방법에 적용할 수 있다는 것과 하드웨어를 사용하여 위치를 추정하는 것보다 더 높은 정확도를 보인다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1993년도 춘계학술대회
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• pp.113-115
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• 1993

In this paper, we proposed a speech support system of personal computer for the blind. The system is consist of hardware part and software part. The hardware part are consist of personal computer and sound card. The software part are consist of sound driver system, character table and sound output algorithm. This system can recognize inputted characters from keyboard and program produced character strings.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.629-630
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• 2006

This paper presented a hardware implementation of ARIA, which is Korean standard block ciphering algorithm. In this work, we proposed a improved architecture based on pipeline structure and confirmed that the design operates in a clock frequency of 101.7MHz and in throughput of 957Mbps in Xilinx FPGA XCV-1600E.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 추계학술발표논문집(상)
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• pp.187-190
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• 2004

This paper proposes an efficient hardware implementation of SPIHT(Set Partitoning In Hierarchical Tree) algorithm for image compression with the discrete wavelet transform. An efficient technique to scan the coefficients which are located in partitioned spatial orientation trees by DWT is considered in terms of counter fields for sorting pass and refinement pass. The proposed image compression method using SPIHT has been modeled in VHDL and has been implemented by use of both TMS320C6000 as a DSP and Virtex2 as a Xilinx FPGA.

• Journal of information and communication convergence engineering
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• 제11권2호
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• pp.112-117
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• 2013

In order to reuse a register transfer level (RTL)-based IP block, it takes another architectural exploration in which the RTL will be put, and it also takes virtual platforms to develop the driver and applications software. Due to the increasing demands of new technology, the hardware and software complexity of organizing embedded systems is growing rapidly. Accordingly, the traditional design methodology cannot stand up forever to designing complex devices. In this paper, I introduce an electronic system level (ESL)-based approach to designing complex hardware with a derivative of SystemVerilog. I adopted the concept of reuse with higher levels of abstraction of the ESL language than traditional HDLs to design multiplication server farms. Using the concept of ESL, I successfully implemented server farms as well as a test bench in one simulation environment. It would have cost a number of Verilog/C simulations if I had followed the traditional way, which would have required much more time and effort.

• Journal of Multimedia Information System
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• 제5권4호
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• pp.273-276
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• 2018

In video compression standards, the entropy coding is essential to the high performance compression because redundancy of data symbols is removed. Binary arithmetic coding is one of high performance entropy coding methods. However, the dependency between consecutive binary symbols prevents improving the throughput. For the throughput enhancement, a new probability model is proposed for encoding multi-symbols at one time. In the proposed method, multi-symbol encoder is implemented with only adders and shifters, and the multiplication table for interval subdivision of binary arithmetic coding is removed. Compared to the compression ratio of CABAC of H.264/AVC, the performance degradation on average is only 1.4% which is negligible.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 춘계학술발표대회
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• pp.294-297
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• 2022

본 논문에서는 비평탄 지형 보행이 가능한 이동형 로봇의 설계 최종 목적에 최적화된 12자유도 소형 4족 로봇의 하드웨어를 설계하였으며, 비평탄 지형을 극복하기 위한 지능적인 보행을 설계하고 그에 따른 각 관절별 모터들의 용량을 분석하고 시뮬레이션을 통해 최적의 파라미터값들을 도출한다

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 춘계학술발표논문집 (상)
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• pp.23-26
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• 2003

본 논문은 웨이블릿 변환 과정을 통해서 분해한 영상을 Shapiro가 제안한 효율적인 영상 압축 방법인 EZW(Embedded Zerotree Wavelet)알고리즘을 하드웨어로 설계하였다. 이를 위한 하드웨어 구조를 제시하고 VHDL로 모델링 하여 FPGA를 통해 검증하였다.

• 한국정보통신학회논문지
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• 제26권7호
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• pp.1071-1077
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• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.