• 한국정보통신학회논문지
• /
• 제14권8호
• /
• pp.1868-1876
• /
• 2010

본 논문에서는 logic 공정 기반의 소자만 사용한 256bit EEPROM IP를 설계하였다. 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 제한하기위해 EEPROM의 코어 회로인 CG (Control Gate)와 TG (Tunnel Gate) 구동 회로를 제안하였다. 그리고 DC-DC converter인 VPP (=+4.75V), VNN (-4.75V)과 VNNL (=VNN/3) generation 회로를 제안하였고 CG와 TG 구동 회로에 사용되는 switching power인 CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG와 VNNL_TG 스위칭 회로를 설계하였다. 일반적인 모의실험 조건에서 read, program, erase 모드의 전력 소모는 각각 $12.86{\mu}W$, $22.52{\mu}W$, $22.58{\mu}W$으로 저전력 소모를 갖는다. 그리고 테스트 칩을 측정한 결과 256bit이 정상적으로 동작을 하였으며, VPP, VNN, VNNL은 4.69V, -4.74V, -1.89V로 목표 전압 레벨이 나왔다.

• 한국전기전자재료학회논문지
• /
• 제19권7호
• /
• pp.601-604
• /
• 2006

In this paper, we propose the single poly-Si Flash EEPROM device with a new structure which does not need the high voltage switching circuits. The device was designed, fabricated and characterized. From the measurement results, it was found that the program, the erase and the read operations worked properly. The threshold voltage was 3.1 V after the program in which the control gate and the drain were biased with 12 V and 7 V for $100{\mu}S$, respectively. And it was 0.4 V after the erase in which the control gate was grounded and the drain were biased with 11 V for $200{\mu}S$. On the other hand, it was found that the program and the erase speeds were significantly dependent on the capacitive coupling ratio between the control gate and the floating gate. The larger the capacitive coupling ratio, the higher the speeds, but the target the area per cell. The optimum structure of the cell should be chosen with the consideration of the trade-offs.

• 한국전기전자재료학회논문지
• /
• 제15권10호
• /
• pp.831-837
• /
• 2002

Scaled SONOS transistors have been fabricated by 0.35$\mu\textrm{m}$ CMOS standard logic process. The thickness of stacked ONO(blocking oxide, memory nitride, tunnel oxide) gate insulators measured by TEM are 2.5 nm, 4.0 nm and 2.4 nm, respectively. The SONOS memories have shown low programming voltages of ${\pm}$8.5 V and long-term retention of 10-year Even after 2 ${\times}$ 10$\^$5/ program/erase cycles, the leakage current of unselected transistor in the erased state was low enough that there was no error in read operation and we could distinguish the programmed state from the erased states precisely The tight distribution of the threshold voltages in the programmed and the erased states could remove complex verifying process caused by over-erase in floating gate flash memory, which is one of the main advantages of the charge-trap type devices. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ cycles can be realized by the programming method for a flash-erased type EEPROM.

• 한국정보전자통신기술학회논문지
• /
• 제10권5호
• /
• pp.455-461
• /
• 2017

본 논문에서는 읽기 모드에서 BL (Bit Line)의 전압을 DL (Data Line)에 전달하는 시간을 줄이기 위해 기생하는 커패시턴스가 큰 distributed DB 센싱 방식 대신 기생하는 커패시턴스가 작은 local DL 센싱 방식을 제안하였다. 그리고 읽기 모드에서 NMOS 스위치를 빠르게 ON 시키는 BL 스위치 회로를 제안하였다. 또한 BL 노드 전압을 VDD-VT로 선 충전하는 대신 DL 클램핑 회로를 사용하여 0.6V로 클램핑 하고 차동증폭기를 사용하므로 읽기 모드에서 access 시간을 35.63ns로 40ns를 만족시켰다. $0.13{\mu}m$ BCD 공정을 기반으로 설계된 512Kb EEPROM IP의 레이아웃 면적은 $923.4{\mu}m{\times}1150.96{\mu}m$($=1.063mm^2$)이다.

• 한국멀티미디어학회논문지
• /
• 제10권8호
• /
• pp.1029-1038
• /
• 2007

기존의 자바카드 플랫폼이 탑재된 스마트 카드는 전원이 잠시 공급될 때 어플리케이션을 설치하고 실행한다. 또한 예기치 않은 전원 차단에 대비하여 어플리케이션의 실행 상태와 실행 시 변경되는 모든 데이터를 비휘발성 메모리(EEPROM/Flash)의 힙(Heap)영역에 저장하고 갱신한다. 이 같은 무절제한 EEPROM의 데이터 갱신은 스마트 카드의 생명을 단축시키는 중요한 원인이 된다. 이는 항상 전원이 공급되는 환경으로 발전할 것임을 고려하지 않는 상태에서 스마트 카드를 개발했고, 또한 그 구조를 계속 유지하고 있기 때문이다. 본 논문에서는 어플리케이션 저장 메커니즘과 메모리 구조를 개선하여, EEPROM은 어플리케이션 다운로드용, RAM은 애플릿 실행용으로 사용하는 일반적인 컴퓨터 시스템 구조로 개선하여 전원이 항상 공급되는 환경에서 운용되는 고성능 자바카드 시스템을 개발한다. 제안된 기법이 적용된 자바카드 시스템을 통해 애플릿의 생성 속도가 58%, 메소드 실행속도가 33% 정도 빨라진다는 것을 알 수 있었다.

• 전자공학회논문지D
• /
• 제36D권6호
• /
• pp.21-27
• /
• 1999

$0.8{\mu}m$ 표준 CMOS 공정을 이용하여 단층 다결정 실리콘 EEPROM을 설계$0{\cdot}$제작하였다. 프로그램 및 소거특성을 분석한 결과 프로그램 시간은 약 10 ms이하였으나 소거시간이 약 100 ms로 큰 것을 알 수 있었다. 소거시간을 개선하기 위하여 여러 가지의 소거방식을 사용하였다. 그리고 프로그램과 소거시 산호막에 포획된 전자로 인하여 endurance 특성이 나빠지는 것을 개선하기 위하여 소스/드레인 두단자를 통한 소거방법을 이용하였다. 그 결과 단층 다결정 실리콘 EEPROM의 endurance 특성이 기존보다 훨씬 개선된 것을 알 수 있다.

• 센서학회지
• /
• 제8권2호
• /
• pp.163-170
• /
• 1999

각각 8개의 N과 P채널 EEPROM을 이용하여 광섬유 엔진 모니터용 압력센서를 위한 A/D 변환기를 설계하였다. EEPROM의 쓰기와 소거동작에서 요구되는 높은 프로그래밍 전압의 크기를 낮추기 위한 지역전계강화 효과가 소개된다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 $1.2\;{\mu}m$ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10mV 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/B 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 $37\;{\mu}W$의 전력을 소모하고 동작주파수는 333MHz 정도인 것으로 관찰되었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1991년도 추계학술대회 논문집
• /
• pp.48-51
• /
• 1991

Short channel Nonvolatile EEPROM memory devices were fabricated to CMOS 1M bit design rule, and reviews the characteristics and applications of SNOSFET. Application of SNOS field effect transistors have been proposed for both logic circuits and nonvolatile memory arrays, and operating characteristics with write and erase were investigated. As a results, memory window size of four terminal devices and two terminal devices was established low conductance stage and high conductance state, which was operated in “1” state and “0”state with write and erase respectively. And the operating characteristics of unit cell in matrix array were investigated with implementing the composition method of four and two terminal nonvolatile memory cells. It was shown that four terminal 2${\times}$2 matrix array was operated bipolar, and two termineal 2${\times}$2 matrix array was operated unipolar.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1998년도 하계종합학술대회논문집
• /
• pp.425-428
• /
• 1998

In this work, single-poly EEPROM has been designed and fabricated by using standard 0.8.mu.m CMOS process. The initial threshold voltage was aobut 0.8V but it increased ot about 6.5V after programming at Vds=11.5V and Vcg=6.5V. After erasing devices at Vs=14.2V, the threshold voltage decreased to about 1.5V. The programming time and erasing trime wree about 6ms. and 100ms. respectively. The erasing time can be reduced by applying a series of shorter erase pulse s instead of a long single erase pulse.

• E2M - 전기 전자와 첨단 소재
• /
• 제6권1호
• /
• pp.28-33
• /
• 1993

Short channel 비휘발성 SNOSFET EEPROM 기억소자를 CMOS 1 Mbit 설계규칙에 따라 제작하고 특성과 응용을 조사하였다. 논리 어레이를 실현하기 위한 SNOSFET는 4단자와 2단자 비휘발성 메모리 셀로 구성하고 이에 대한 기록과 소거 특성을 조사하였다. 결과적으로 4단자 소자와 2단자 소자의 메모리 윈도우는 각각 기록과 소거에 의하여 "1"상태와 "0"상태로 동작되는 저전도 상태와 거전도 상태를 나타냈다. 4단자 2 x 2 메트릭스 어레이는 양극성으로 동작하였으며 2단자 2 x 2 메트릭스 어레이는 단극성으로 동작하였다.릭스 어레이는 단극성으로 동작하였다.