• 한국정보통신학회논문지
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• 제18권3호
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• pp.586-594
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• 2014

수중 통신 상에서 가장 중요한 요소는 한정된 전원을 보다 효율적으로 소모하여 운영 가능 시간을 최대화하는데 있다. 보다 효율적인 전압 소모를 위해 적용 가능한 기법으로는 동적 전압 스케일 기법이 있다. 해당 기법은 평상시에는 낮은 주파수로 동작하여 대기 전력을 최소화하며 복잡한 연산을 수행하는 경우에는 빠른 주파수로 계산함으로써 전체 소모되는 전력량을 줄인다. 복잡한 암호화 연산의 경우 빠른 주파수로 연산을 하는 것이 보다 효율적이다. 본 논문에서는 다양한 센서 상에서의 암호화 기법에 동적 전압 스케일 기법을 적용한 결과를 보여 줌으로써 수중 통신 상에서 적합한 저전력 암호화 방안에 대해 살펴본다.

• 한국정보과학회논문지:시스템및이론
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• 제30권12호
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• pp.736-748
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• 2003

동적 전압 조절(DVS: Dynamic Voltage Scaling)은 온라인 상태에서 CMOS 회로의 공급 전압과 클락 속도를 동적으로 조절하는 것으로 내장형 실시간 시스템의 에너지 소모량을 줄이는데 매우 효과적인 기법이다. 일반적으로 DVS 알고리즘의 에너지 효율은 이의 슬랙 측정 방법에 의해 크게 좌우된다. 본 논문에서는, 향상된 슬랙 측정 방법에 기반한 주기적 경성 실시간 태스크들을 위한 새로운 DVS 알고리즘을 제안한다. 기존의 방법들과는 달리, 제안된 온라인 슬랙 측정 방안은 우선순위 기반 스케줄링의 기본적인 특성을 이용하며, 따라서 대부분의 우선순위 기반 스케줄링 정책에 대해 적용이 가능하다. 본 논문에서는, 이른종료시한우선(EDF: Earliest Deadline First) 스케줄링 정책과 주기-단조(RM: Rate Monotonic) 스케줄링 정책으로 대변되는 동적 및 고정 우선순위 스케줄링 정책에 대해 제안된 슬랙 측정 방안을 적용하는 방안을 제시한다. 또한, 모의 실험을 통해, 제안된 알고리즘은 기존의 DVS 알고리즘에 비해 프로세서의 에너지 소모량을 효과적으로(20∼40% 정도) 줄일 수 있음을 보인다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 D
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• pp.2942-2944
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• 2005

마이크로 프로세서의 클럭 속도를 공급 전압에 따라 변하게 하는 방법을 Dynamic Voltage Scaling 방법이라 한다. 이것은 운영체제를 내장한 컴퓨터 시스템의 에너지 소비 효율성을 높일 수 있는 매우 효과적인 방법이다. 본 논문에서는 Dynamic Voltage Scaling 방법을 응용하여 실시간 운영체제의 스케줄링 방법을 제안하였다. 이 방법은 다음에 실행할 태스크의 양을 예하여 적절하게 공급전압과 클럭 속도를 조절함으로써 에너지 소비 효율성을 높였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.80-84
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• 2009

Dynamic voltage and frequency scaling (DVFS) is an effective method to achieve low power design. In our work, we present an analytical DVFS method which judiciously exploits correlation information in runtime distribution while satisfying deadline constraints. The proposed method overcomes the previous distribution-aware DVFS method [2] which has pessimistic assumption on which runtime distributions are independent. Experimental results show the correlation-aware DVFS offers 13.3% energy reduction compared to existing distribution-aware DVFS [2].

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 IWAIT
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• pp.512-515
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• 2009

A 90-nm CMOS motion estimation (ME) processor was developed by employing dynamic voltage and frequency scaling (DVFS) to greatly reduce the dynamic power. To make full use of the advantages of DVFS, a fast ME algorithm and a small on-chip DC/DC converter were also developed. The fast ME algorithm can adaptively predict the optimum supply voltage ($V_D$) and the optimum clock frequency ($f_c$) before each block matching process starts. Power dissipation of the ME processor, which contained an absolute difference accumulator as well as the on-chip DC/DC converter and DVFS controller, was reduced to $31.5{\mu}W$, which was only 2.8% that of a conventional ME processor.

• 한국정보과학회논문지:시스템및이론
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• 제29권11호
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• pp.601-610
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• 2002

태스크내부에서 공급 전압을 조절하는 태스크내 전압 스케쥴링(IntraVS)은 저전력 프로그램을 구현하는 데 효과적인 방법이다. 본 논문에서는 경성 실시간 응용프로그램에서 평균 실행 시간에 대한 정보를 이용하여 전력 소모를 효과적으로 줄이는 새로운 태스크내 전압 스케쥴링 알고리즘을 제시한다. 최악 실행 시간을 사용하여 전압 조절의 결정을 내렸던 기존의 태스크내 전압 스케줄링과는 달리, 제안된 알고리즘은 평균 실행 시간에 바탕을 두고 실행 속도를 조절함으로써 주어진 시간 제약 조건을 만족시키면서도 기존 방법보다 에너지 효율성을 높일 수 있다. MPEG-4 디코더를 이용한 실험 결과, 제안된 알고리즘은 기존의 태스크내 전압 스케줄링에 비해서 전력 소모를 최대 34% 감소시켰다.

• Journal of Information Processing Systems
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• 제7권1호
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• pp.93-102
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• 2011

In deeply scaled CMOS technologies, two major non-ideal factors are threatening the survival of the CMOS; i) PVT (process, voltage, and temperature) variations and ii) leakage power consumption. In this paper, we propose a novel post-silicon tuning methodology to scale optimum voltage and frequency "dynamically". The proposed design technique will use our PVT sensor circuits to monitor the variations and based on the monitored variation data, voltage and frequency will be compensated "automatically". During the compensation process, supply voltage is dynamically adjusted to guarantee the minimum total power consumption without violating the frequency requirement. The simulation results show that the proposed technique can reduce the total power by 85% and the static power by 53% on average for the selected ISCAS'85 benchmark circuits with 45 nm CMOS technology compared to the results of the traditional PVT compensation method.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1379-1382
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• 2003

Recently, mobile embedded systems used widly in various applications. Managing power consumption is becoming a matter of primary concern because those systems use limited power supply. As an approach reduce power consumption, voltage can be scaled down. according to the execution time and deadline. By reducing the supplying voltage to 1/N power consumption can be reduced to 1/N. DPM-S is a well known method for dynamic voltage scaling. In this paper, we enhanced DPM-S by using average execution time aggressively. The frequency of processor is calculated based in average execution time instead of worst case execution time. Simulation results show that our method achieve up to 5％ energy savings than DPM-S.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제20권9호
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• pp.483-491
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• 2014

현대의 컴퓨터 시스템에서는 동적 전압/주파수 조정(DVFS: Dynamic Voltage/Frequency Scaling) 기법을 이용하여 성능과 전력 소모의 균형을 이루도록 한다. DVFS 정책의 유용성은 높아진 주파수에 따른 소모 전력에 대한 성능 향상 정도에 달려있다. 특히 메모리 I/O가 많은 응용의 경우 CPU 주파수 상승에 비례하여 성능이 향상되지 않는 경우가 많다. 본 논문에서는 메모리 접근 빈도에 기반하여 CPU 주파수 조정의 상한을 결정하도록 하였다. 명령어 당 메모리 접근(최종 수준 캐시 미스) 빈도에 따라 CPU 주파수 상향으로 인한 성능 향상이 제한되는 것을 실험으로 확인하고, 성능 향상의 이득이 작아지는 CPU 주파수를 제시하도록 한다. 본 논문의 기법을 적용한 실험 결과는 메모리 접근 빈도가 높은 응용에 대하여 30% 이상의 에너지 효율 상승이 있음을 보인다.