• 한국음향학회지
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• 제22권4호
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• pp.276-285
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• 2003

본 논문에서는 고성능 DSP (Digital Signal Processor)를 사용하여 R2MFC/DTMF (R2 Multi Frequency Combinations/Dual Tone Multiple Frequency) 톤 송수신기를 실시간 구현하여 대용량 VoIP (Voice over Internet Protocol) 게이트웨이 시스템에 적용한다. 수신기는 Goertzel 필터를, 송출기는 고조파 공명 필터를 이용한다. DMA (Direct Memory Access)와 McBSP(Multi Channel Buffered Serial Port)를 사용한 효과적인 PCM 입출력, HPI (Host Port Interface)를 통한 MPU (Main Processing Unit)와의 메시지 통신 등 Texas Instruments TMS320C62x DSP를 이용한 다채널 실시간 구현 기법에 관하여 상세히 기술한다. 실험 결과, 구현된 R2MFC/DTMF 송수신기는 ITU-T(International Telecommunication Union-Telecommunication) 조건을 만족하며, 최적화 된 코드는 250 ㎒ C62x에서 780 채널을 수용할 수 있는 계산량을 보였다.

• 전기의세계
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• 제36권3호
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• pp.190-204
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• 1987

본고에서는 이중입출력 메모리(Dual-Port RAM)를 이용한 영상 입력장치(Image Memory)의 설계 및 그 제어 신호 발생기에 대하여 논하였다. 이중 입출력 메모리 소자인 TMS4161은 기존의 표준 64K x 1DRAM Port와 256bit의 내부적 Shift REgister와 연결된 Serial Port가 있어서, 실시간 영상 처리 및 그래픽 용으로 사용하기에 적합하나, 그 사용에 있어서 가장 어려운 문제로 제안된 주소 신호 발생기 및 요구중재기에 대한 해결 방안을 제시하였다. 또한 서로 독립적인 두개의 입출력 장치가 있다는 장점을 이용하여 하드웨어에 의한 실시간 처리도 가능한 구조로 쉽게 확장할 수 있어서 소프트웨어에 의한 실시간 처리로 가능하리라 사료된다. 앞으로는 512x512x8의 영상 메모리 구조 뿐만 아니라 1024x1024x8의 영상메모리 구조에 대하여 더욱 연구할 필요가 있다고 본다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1989년도 한국자동제어학술회의논문집; Seoul, Korea; 27-28 Oct. 1989
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• pp.711-714
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• 1989

Autonomous mobile robot Yamabico and his newly developed ultrasonic range finding module(URF) are described. Yamabico is a self-contained autonomous robot for in-door environment. It has a modularized architecture, which consists of master module, ultrasonic range finding module, locomotion module, voice synthesizer module and console. Newly developed ultrasonic range finding module has a 68000 processor and Dual-port memory for communication. It controls the ultrasonic transmitters and receivers and calculate the range distances for 12-direction, simultaneously within every 60 milliseconds.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1991년도 추계종합학술발표회논문집
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• pp.137-140
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• 1991

The TDX-10 Time Switch architecture has modularity, high reliability and considerable large switch fabric having separated and both-way 1K time slot interchange switching circuit elements. In this paper, we present key functions, architecture, features and traffic characteristic of TDX-10 Time Switch. And we also describe some basic implementation technologies such as Frame Base Read-Write Separation Method, Multi-Write Method and Read-Write Separation Technique with Dual-port Memory.

• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.310-316
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• 2001

본 논문에서는 10N March 테스트 알고리즘에 기반한 내장된 이중 포트 메모리를 위한 효율적인 테스트 알고리즘을 제안하였다. 제안된 알고리즘은 각각의 포트에 대해 독립적으로 테스트 알고리즘을 적용함으로써 각각의 포트에 대해서 단일 포트 메모리 테스트 알고리즘을 적용하는 방법에 비해 시간 복잡도를 20N에서 8.5N으로 시간 복잡도를 줄였다. 그리고 제안된 알고리즘은 주소 디코더 고장, 고착 고장, 천이 고장, 반전 결합 고장, 동행 결합 고장을 모두 검출할 수 있다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.45-53
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• 2006

본 논문에서는, H.264/AVC의 블록현상 제거필터의 병렬 하드웨어 구조를 제안한다. 블록현상 제거필터는 H.264/AVC에 있어서 고화질을 보장해주고 있지만, 높은 연산량을 필요로 하기 때문에 임베디드 환경에서는 하드웨어 구현이 필수적이다. 본 논문에서는 실시간 영상 처리를 위해 2개의 1-D 필터를 적용하고, Dual-port SRAM을 사용한 병렬 하드웨어 구조를 적용하였다. 구현된 하드웨어 구조는 Verilog-HDL로 나타내고 Synopsys Design Compiler와 Hynix 0.25um CMOS Cell Library를 이용하여 합성하였다. 구현된 크기는 27.3k의 하드웨어 로직 리소스를 사용하고(내부 SRAM 제외) 최대 동작 주파수는 약 100Mhz가 되었다. 제안한 병렬 구조는 하나의 매크로블록을 처리하는데 258클록이 소요되며, 이는 HD 1080P(1920화소${\times}$1080화소) 의 영상을 초당 47.8프레임으로 처리가 가능함을 말한다. 이는 하드웨어 기반의 H.264/AVC 실시간 부/복호화 시스템에 적합한 구조임을 보여준다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1877-1886
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• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.

• 전자공학회논문지A
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• 제33A권11호
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• pp.152-161
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• 1996

This paper descrisbes the implementation of a 20D DCT that can be used for video conference, JPEG, and MPEG-related applications. The implemented DCT consists of two 1-D DCTs and a transposed memory between them, and uses ROM-based multipliers instead of conventional ones. As the system bit length, the minimum bit length that satisfies the accuracy specified by the ITU standard H.261 was chosen through the simulations using the C language. The proposed design uses a dual port RAM for the transposed memory, and processes two bits of input-pixel data simultaneously t ospeed up addition process using two sets of ROMs. The basic system architecture was designed using th Synopsys schematic editor, and internal modules were described in VHDL and synthesized to logic level after simulation. Then, the compass silicon compiler was used to create the final lyout with 0.8um CMOS libraries, using the standard cell approach. The final layout contains about 110, 000 transistors and has a die area of 4.68mm * 4.96mm, and the system has the processing speed of about 50M pixels/sec.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.405-413
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• 2013

본 논문에서는 program-verify-read 모드를 갖는 고신뢰성 24bit differential paired eFuse OTP 메모리를 설계하였다. 제안된 program-verify-read 모드에서는 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그리고 모의실험 결과 program-verify-read 모드에서 24-비트 differential paired eFuse OTP와 24-비트 듀얼 포트 eFuse OTP IP의 센싱 저항은 각각 $4k{\Omega}$과 $50k{\Omega}$으로 differential paired eFuse OTP의 센싱 저항이 작게 나왔다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.227-233
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• 2006

In order to reduce blocking artifacts and improve compression efficiency, H.264/AVC standard employs an adaptive in-loop deblocking filter. This paper proposes a new hardware architecture of the deblocking filter that employs a four-stage pipelined structure with an efficient data distribution. The proposed architecture allows a simultaneous supply of eight data samples to fully utilize the pipelined filter in both horizontal and vertical filterings. This paper also presents a new filtering order and data reuse scheme between consecutive macroblock filterings to reduce the communication for external memory access. The number of required cycles for filtering one macroblock (MB) is 357 cycles when the proposed filter uses dual port SRAMs. This execution speed is only 41.3% of that of the fastest previous work.