• 헤리티지:역사와 과학
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• 제52권2호
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• pp.142-171
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• 2019

용(龍)은 동서양 전설 신화에 등장하는 상상 속 동물이다. 서양의 용은 대부분 공격적이고 부정적 의미로 표현되지만, 동양에서는 황제를 상징하거나 상서로운 의미를 갖고 있어 긍정적 의미를 내포한다. 또한 용은 물을 다스리는 신물(神物)로 여겨져 그 종류가 다양해지고 이를 형상으로 표현하고자 했다. 고려시대 용과 관련된 기록은 "고려사"에서 다양한 주제로 등장하며, 크게 건국설화 기우제 신이(神異) 등과 관련되어 있다. 건국설화는 용을 통해 고려 왕권의 당위성을 강조하기 위한 것으로 '왕(王)=용손(龍孫)'이라는 '용손의식(龍孫意識)' 형성에 영향을 끼친다. 또한 용의 특징인 물을 다스리는 능력은 가뭄에 비를 바라는 기우제와 관련한 토용(土龍)으로 상징화된다. 이와 같은 용의 다양한 성격 중 용이 왕실의 상징이기에 용문(龍紋)의 사용은 민간에서 엄격히 제한되었으며, 용을 소재로 한 용문경(龍紋鏡) 역시 그 제작 사용에 있어 왕실과의 연관성을 배제하기 어렵다. 고려시대 쌍룡문경(雙龍紋鏡)은 종류 수량이 많은 편으로 중국에서 유입된 동경(銅鏡)과 함께 국내에서 제작한 쌍룡문경이 혼재하면서 고려시대 쌍룡문경의 제작과 유통은 다른 동경에 비해 활발했던 것으로 보인다. 이에 대해 본고에서는 10~14세기 중국에 존재한 다양한 쌍룡문경의 특징을 정리했다. 고려의 장인들은 쌍룡문경을 제작할 때 중국 쌍룡문경의 문양 구성에서 큰 영향을 받은 것으로 보인다. 이는 중국 쌍룡문경과 국적을 판별하기 어려운 예가 많으며, 그 차이 또한 면밀한 분석을 요하기 때문이다. 하지만 고려는 유입된 쌍룡문경을 그대로 답습했던 것은 아니며, 자체적으로 제작하고자 했음을 국내 현존하는 쌍룡문경의 유형 분류를 통해 살펴보았다. 세 가지 유형으로 나뉘는 쌍룡문경은 요대(遼代) 동경 계열인 I 유형이 가장 큰 비중을 차지하며, 그 외 II III 유형에서는 수량은 적으나 문양 구성이 독특한 쌍룡문경이 있어 고려에서 제작한 쌍룡문경으로 분석했다. 고려시대 쌍룡문경은 중국의 영향 하에서 제작된 만큼 고려에서 제작한 동경과의 구분이 어렵다는 점을 앞서 언급했다. 이중 평창 월정사 구층석탑에서 발견된 쌍룡문경은 그 제작지에 대한 의문점이 있으며, 동경의 문양 구성도 중국 쌍룡문경에서 찾아볼 수 없는 예이기에 이 동경에 대한 제작지를 검토했다. 이 쌍룡문경은 I 유형에 속하는 동경의 문양 구성을 갖추고 있으면서도 세부 문양의 조합이 중국에서 찾기 힘든 예라는 점에서 요대 동경의 문양 구성을 차용하여 고려에서 제작된 것임을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.55-60
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• 2007

본 논문에서는 1차원 CMOS 포토다이오드 픽셀 어레이를 이용한 광학 각도 센서에서, 해상도를 2배 향상시키는 인터폴레이션 방법을 제안한다. 제안된 구조는 인터폴레이션을 위하여 모든 픽셀을 짝수 픽셀 그룹과 홀수 픽셀 그룹으로 나누어, 각 그룹에서 가장 밝은 빛이 들어오는 픽셀(winner)을 winner take all 회로를 이용하여 찾아 이로부터 인터폴레이션을 수행하여 각도 센서의 해상도를 2배 향상시킨다. 제안된 인터폴레이션 방법은 픽셀이나 WTA 회로의 추가없이 간단히 하나의 XOR 게이트와 전압 비교기 회로를 이용하여 구현할 수 있다. $5.6{\mu}m$의 픽셀 피치를 가진 336개의 포토다이오드 픽셀 어레이를 $0.35{\mu}m$ CMOS 공정으로 구현한 후, 그 위에 $50{\mu}m$ 폭의 슬릿을 붙여서 광학 센서를 구성하여 실험하였다. 측정된 각도 해상도는 $0.1{\circ}$이며 35mW의 전력을 소모하고 최대 초당 8000번 각도를 측정할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.709-712
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• 2008

본 연구에서는 이중게이트 MOSFET 제작시 가장 중요한 요소인 채널도핑농도가 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 이중게이트 MOSFET에서 문턱전압이하의 전류전도에 영향을 미치는 열 방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값과 채널도핑농도의 관계를 이차원 시뮬레이션 값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 이중게이트 MOSFET의 구조적 파라미터에 따라 전송특성을 분석하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.110-119
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• 2017

This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.

• 가정과삶의질연구
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• 제11권1호
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• pp.119-133
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• 1993

Based on the Double ABCX model of family stress and adaptation this study was to investi-gate the intercorrelations among and the relative magnitutide of variables associated with diffe-rent levels of adaptation to conflict with mothers-in-law reported by daughter-in-law. Frequency of conflict was selected as a stressor(aA) Resource factor(bB) in this study was self-efficacy. Four types of blame(self-behavior self-character other people and impersonal world blame) were selected as perception factors(cC). The adaptation factors(xX) were the level of daughter-in-law's psychological well-being and marital adjustment. Data for this research were questionnaire responses from 151 daughters-in-law who lived in Seoul. The results of correlational analyses indicated that most variables were significantly correlated with each other. In addition results of the path analysis on daughter-in-law's psychological well-being indicated that higher scores on the psychological well-being were significantly associa-ted with(a) greater self-behavior blame for the conflict and (b) less ascription of blame to the impersonal world. Frequency of conflict influenced psychological well-being indirectly th-rough self-behavior blame and impersonal blame both of which were also found to mediate the effect of self-efficacy on the level of psychological well-being. However although all indepen-dent variables were significantly correlated with marital adjustment no variables had direct effects on marital adjustment.

• Journal of Power Electronics
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• 제17권1호
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• pp.242-252
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• 2017

This paper deals with the blocking of DC-fault current during DC cable short-circuit conditions in HVDC (High-Voltage DC) transmission systems utilizing Modular Multilevel Converters (MMCs), where a new SubModule (SM) topology circuit for the MMC is proposed. In this SM circuit, an additional Insulated-Gate Bipolar Translator (IGBT) is required to be connected at the output terminal of a conventional SM with a half-bridge structure, hereafter referred to as HBSM, where the anti-parallel diodes of additional IGBTs are used to block current from the grid to the DC-link side. Compared with the existing MMCs based on full-bridge (FB) SMs, the hybrid topologies of HBSM and FBSM, and the clamp-double SMs, the proposed topology offers a lower cost and lower power loss while the fault current blocking capability in the DC short-circuit conditions is still provided. The effectiveness of the proposed topology has been validated by simulation results obtained from a 300-kV 300-MW HVDC transmission system and experimental results from a down-scaled HVDC system in the laboratory.

• Transactions on Electrical and Electronic Materials
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• 제8권3호
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• pp.139-142
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• 2007

Organic field-effect transistor (FET) based on a copper Phthalocyanine (CuPc) material as an active layer and a $SiO_2$ as a gate insulator were fabricated and analyzed. We measured the typical FET characteristics of CuPc in air. The electrical characteristics of the CuPc FET device were analyzed by a Maxwell-Wagner model. The Maxwell-Wagner model employed in analyzing double-layer dielectric system was helpful to explain the C-V and I-V characteristics of the FET device. In order to further clarity the channel formation of the CuPc FET, optical second harmonic generation (SHG) measurement was also employed. Interestingly, SHG modulation was not observed for the CuPc FET. This result indicates that the accumulation of charge from bulk CuPc makes a significant contribution.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2002

As the demand for higher data-rate chip-to-chip communication such as memory-to-controller, processor-to-processor increases, low cost high-speed serial links\ulcorner become more attractive. This paper describes a 0.25-fm CMOS 1.6Gbps/pin 4-level transceiver using Stub Series Terminated Logic for high Bandwidth. For multi-gigabit/second application, the data rate is limited by Inter-Symbol Interference (ISI) caused by channel low pass effects, process-limited on-chip clock frequency, and serial link distance. The proposed transceiver uses multi-level signaling (4-level Pulse Amplitude Modulation) using push-pull type, double data rate and flash sampling. To reduce Process-Voltage-Temperature Variation and ISI including data dependency skew, the proposed high-speed calibration circuits with voltage swing controller, data linearity controller and slew rate controller maintains desirable output waveform and makes less sensitive output. In order to detect successfully the transmitted 1.6Gbps/pin 4-level data, the receiver is designed as simultaneous type with a kick - back noise-isolated reference voltage line structure and a 3-stage Gate-Isolated sense amplifier. The transceiver, which was fabricated using a 0.25 fm CMOS process, performs data rate of 1.6 ~ 2.0 Gbps/pin with a 400MHB internal clock, Stub Series Terminated Logic ever in 2.25 ~ 2.75V supply voltage. and occupied 500 * 6001m of area.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권2호
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• pp.69-76
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• 2005

Interface-trap density, lifetime and Schottky barrier height of erbium-silicided Schottky diode are evaluated using equivalent circuit method. The extracted interface trap density, lifetime and Schottky barrier height for hole are determined as $1.5{\times}10^{13} traps/cm^2$, 3.75 ms and 0.76 eV, respectively. The interface traps are efficiently cured by $N_2$ annealing. Based on the diode characteristics, various sizes of erbium- silicided/platinum-silicided n/p-type Schottky barrier metal-oxide-semiconductor field effect transistors (SB-MOSFETs) are manufactured from 20 m to 35nm. The manufactured SB-MOSFETs show excellent drain induced barrier lowering (DIBL) characteristics due to the existence of Schottky barrier between source and channel. DIBL and subthreshold swing characteristics are compatible with the ultimate scaling limit of double gate MOSFETs which shows the possible application of SB-MOSFETs in nanoscale regime.

• 전자공학회논문지C
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• 제35C권6호
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• pp.1-8
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• 1998

본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.