• 한국전자파학회논문지
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• 제21권5호
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• pp.453-458
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• 2010

본 논문에서는 18 GHz 대역에서 동작하는 링 발진기를 이용한 4분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 $0.13-{\mu}m$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.5 V의 공급 전압에 대하여 33.4 mW의 전력을 소비하며, 입력 신호가 없을 때 약 -30 dBm의 전력으로 4.98~5.22 GHz에서 자유발진하였다. 0 dBm의 입력 전력에 대하여 3.5 GHz(17.75~21.25 GHz)의 동기 범위를 가지며, 동작 범위는 바랙터 조절에 의해 5.25 GHz(16.0~21.25 GHz)까지 증가하였다. 제작된 칩의 크기는 DC와 RF 패드를 포함하여 $0.76\;mm{\times}0.57\;mm$이다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.35-42
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• 2007

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 나눗셈 연산의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 나눗셈기를 제안한다. 제안된 유한체 나눗셈기는 유클리드 알고리즘과 표준기저 방식을 사용하였다. 수학적 정리를 통한 효율적인 알고리즘과 Radix-4에 맞는 새로운 카운터 구조를 제안하였고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 및 직렬 나눗셈기, Digit-serial 시스톨릭 나눗셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 나눗셈기를 설계하였으며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.

• Journal of Biosystems Engineering
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• 제13권2호
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• pp.38-45
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• 1988

This study was intended to develop the system automatically controlling travel direction of combine by means of sensing paddy rows. The control system was composed of three detecting levers having different length, micro-switch, microcomputer and electro-hydraulic control system. Sensor and control system developed was tested to estimate optimum design values and its actual performance as installed in combine. The computer simulation and performance test at simulated and actual field were conducted to test for possibility of practical use. The results of the study arc summarized. as follows: 1. The travel traces of combine hiving the conventional sensor with 2 levers and the new sensor detecting the slope of paddy rows were compared through computer simulation. Turning frequency of combine having new sensor was fewer than that of conventional sensor, but the rate of turning for the combine with new sensor was much greater than that of conventional sensor. 2. As sensor was established behind the tip of divider, the sensor itself well followed paddy rows but the tip of divider did not, resulting in divider being deviated from paddy rows. It was analyzed that the sensor should be attached closer to the tip of divider to have a better performance of the control system. 3. The greater the length of sensor lever for given location of sensor attachment and combine forward speed, the higher sensitivity of turning in control system. Moreover, increasing combine speed resulted in a worse performance of control system following paddy rows. Consequently, it was necessary that an optimum length of sensor attachment and for the range of combine operational speed. 4. Field test of combine installed with the sensor and electro-hydraulic system developed in this study showed that it may be operated smoothly and well behaved to paddy rows to 4th gear of combine speed which was 59cm/s. Consequently. it was concluded that the combine with the guidance control system developed in this study may be successfully used for paddy combining.

• 한국전자파학회논문지
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• 제13권10호
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• pp.1005-1016
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• 2002

본 논문에서는 2 GHz 대역에서 하나의 입력과 다수의 출력을 가지는 [10]에서 제시 한 평면 Taper 혈의 전력 분배/결합기의 수정한 구조와 접지평면에 PBG(Photonic Band Cap) 구조를 적용한 형태의 전력 분배/결합 회로를 제안한다. 제안하는 구조의 전기적 특성을 걱정하는 파라메터들을 HFSS 시뮬레이션을 이용하여 분석하였다. 입력 정한 그리고 각 출력 판에서 출력 신호의 균형과 위상의 선형성을 위해 회로의 중앙에 하나의 원형 모양을 에칭 제거하였다. 또 본 논문에서 제안한 구조의 1:2와 1:3 전력 분배 / 결합기와 [10]의 구조와 5-Parameter를 비교ㆍ분석하였다. 결과적으로 본 연구에서 제시하는 수정된 형태를 적용할 경우 기존의 전력 분배/결합기의 반사손실 특성이 2 GHz에서 20 dB 이상 개선되었고. 이에 추가하여 PBG 구조를 적용하면 또 18 dB 이상 개선된 특성을 보였다. 대역폭 또한 증가되는 것을 확인하였다.

• 한국ITS학회 논문지
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• 제14권6호
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• pp.117-124
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• 2015

본 논문에서는 새로운 기법의 광대역 저손실 CRLH(composit right/left handed) 전송선로와 윌킨슨 전력 분배기에 대해 제안한다. 전송선로는 평형 미엔더 인덕터와 직렬 캐패시터로 구성된 coplanar 도파관 (CPW)으로 구성되며, 전력 분배기는 CRLH 전송선로를 일반 전송선로 부분에 대체하여 설계를 한다. 실험 결과 동작 주파수 대역 8.4 GHz 에서 30.0 GHz내에서 반사손실은 12 dB 이하로써 비교적 만족한 결과를 얻었다. 전력 분배기의 주파수는 12.05에서 13.15 GHz 그리고 16.50에서 19.30 GHz 로써 대역폭은 20 dB 기준으로 8.9 % 및 17.9 % 이며 이는 측정결과와 시뮬레이션 결과와 비교를 하였을 때 상당히 일치하는 것을 알 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.895-898
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• 2005

본 논문에서는 그래픽 프로세싱 분야와 디지털 신호 처리 분야에 응용될 수 있는 로그수체계(Logarithm Number System; LNS) 기반의 제산기와 제곱근기를 설계하였다. 설계된 제산기와 제곱근기는 부동소수점 대신 16.16의 고정소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 설계된 제산기와 제곱근기는 이진수-로그 변환기, 감산기, 로그-이진수 변환기 등으로 구성되어 있다. 특히, 이진수-로그 변환시 룩업테이블(Look Up Table; LUT)을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현함으로써, 기존의 룩업테이블로 구현한 방식에 비해 게이트 수가 감소되도록 하여, 제산기 3,130, 제곱근기 1,280 게이트로 구현되었다. 연산정밀도를 높이기 위해 에러 보상방법을 적용하였으며 연상 정밀도 분석결과 평균 퍼센트 에러가 가각 3.8% 와 4.2%로 평가되었다.

• 한국항행학회논문지
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• 제6권4호
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• pp.279-290
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• 2002

본 논문에서는 하나의 입력과 다수의 출력을 가지는 [10]에서 제시한 평면 Taper형의 전력 분배/결합기를 2 GHz 대역에서 수정한 구조를 제안한다. 제안하는 구조의 전기적 특성을 결정하는 파라메터들을 HFSS 시뮬레이션을 이용하여 분석하였다. 입력 정합 그리고 각 출력 단에서 출력 신호의 균형과 위상의 선형성을 위해 회로의 중앙에 하나의 원형 모양을 에칭 제거하였다. 또 본 논문에서 제안한 구조의 1:2와 1:3 전력 분배/결합기와 [10]의 구조와 S-Parameter를 비교 분석하였다. 결과적으로 본 연구에서 제시하는 수정된 형태를 적용할 경우 기존의 전력 분배/결합기의 반사손실 특성이 2 GHz에서 20 dB 이상 개선되었고, 대역폭 또한 증가되는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.107-116
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• 2012

In this paper, the trade-off related to bandwidth of high-speed common-mode logic frequency divider is analyzed in detail. A method to optimize the operating frequency, band-width as well as power consumption is proposed. This method is based on bipolar device characteristics, whereby a negative resistance model can be used to estimate the optimal normalized upper frequency and lower frequency of frequency dividers under different conditions, which is conventionally ignored in literatures. This method provides a simple but efficient procedure in designing high performance frequency dividers for different applications. To verify the proposed method, a static divide-by-2 at millimeter wave ranges is implemented in 180 nm SiGe technology. Measurement results of the divider demonstrate significant improvement in the figure of merit as compared with literatures.