• 융합신호처리학회논문지
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• 제8권3호
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• pp.192-198
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• 2007

본 논문에서는 ROM의 크기를 줄여 전력 소모를 줄일 수 있는 DDFS를 제안하였다. 새롭게 제안된 ROM 압축방식은 두 개의 ROM을 사용하여 원하는 주파수를 합성함으로써 전체적인 ROM들의 크기를 줄여준다. 표본화된 사인파의 양자화 값은 양자화 ROM(Quantized ROM : Q-ROM)과 차동 ROM(Differential ROM : D-ROM)에 저장된다. ROM 크기를 줄이기 위해 사인파를 양자화 할 때 일련의 차동 양자화 기술을 응용, 변형하여 두 개의 ROM을 사용한 QD-ROM 압축방식을 제안한다. 1/4주기의 사인파를 $2^L$개의 블록으로 나누어 양자화하고 이를 Q-ROM에 저장한다. D-ROM에는 Q-ROM의 표본화 간격을 $2^M$으로 나누어 표본화하고 양자화된 값은 그 블록의 표본화된 Q-ROM과의 차이만을 양자화하여 저장한다. 이렇게 함으로써 D-ROM에 저장되는 양자화 값의 최대 크기는 Q-ROM에 저장되는 양자화 값보다 작은 양이기 때문에 적은 데이터 길이로도 저장이 가능하다. 이를 사용함으로써 최대 67.5%의 ROM 크기를 감소시켜 전력소모를 줄일 수 있다.

• 한국항공우주학회지
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• 제48권1호
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• pp.73-79
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• 2020

본 논문에서는 고성능 레이다를 위한 저잡음, 고안정 성능을 보유한 새로운 구조의 주파수합성기를 설계 및 제작 하였다. 날로 발전하는 스텔스 기능과 고해상도의 SAR 영상을 확보하기 위해서는 높은 주파수 순도와 초저잡음 특성이 요구되고 있으며, 이를 만족하기 위하여 본 연구에서는 DAS, DDS의 장점을 합성한 새로운 하이브리드 주파수합성기를 개발하였으며, 시험을 통하여 그 성능을 확인하였다. 개발된 주파수 합성기는 X대역에서 10% 이상의 운용대역폭을 보유하고 있으며, 1usec 이하의 빠른 주파수변환속도를 보유하고 있다. 또한, X대역 주파수에서 10kHz 옵셋 주파수에서 -136dBc/Hz의 우수한 위상잡음을 보유하고 있다. 이는 기존 X대역 레이다용 주파수합성기보다 10dB 이상 개선된 성능이다. 또한, 개발된 하이브리드 주파수합성기에서 생성되는 주파수를 이용하여 L대역과 C대역에서도 활용이 가능하며, 추후 국내 AESA 레이다뿐만 아니라 고해상도 SAR레이다 그리고 고성능 지상레이다에 적용하여 성능개선이 가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제31권9호
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• pp.536-542
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• 2004

본 논문에서는 디지털 주파수 합성기의 구조에 대하여 연구하였다. 디지털 주파수 합성기는 높은 스펙트럼 순도로 빠른 주파수 전환이 가능하고, 현대의 확산 스펙트럼 무선통신 시스템에 널리 사용된다. 롬 기반의 디지털 주파수 합성기는 싸인 파형의 크기를 저장한 롬 테이블을 사용한다. 본 논문에서는 롬의 크기를 줄이는 세 가지 새로운 기술을 제안하였다. 새로운 기법 중 한 가지는 여러 개의 계층적 구조를 사용하였다. 다른 기법들은 계층적 롬 구조를 간단한 보간 기법으로 결합하였다. 이러한 기법으로 12비트의 싸인 파형을 생성하였다. 실험 결과 새롭게 제안한 기법은 기존 방법[1]에 비해 ROM 크기를 24%까지 줄일 수 있다.

• 한국인터넷방송통신학회논문지
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• 제17권6호
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• pp.51-57
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• 2017

본 논문에서는 Ka 대역 소형 레이다용 주파수합성기를 제안하였다. 제작된 주파수합성기는 시스템에서 요구하는 다양한 파형을 생성하고 고속의 파형 및 주파수 전환을 위해 DDS를 적용하였다. 소형화를 위해 Ku 대역에는 MMIC를 최대한 적용하여 Ka 대역 회로를 소형 집적화 하였고 파형발생부 과 주파수 상향 변환부를 하나의 모듈로하여 설계 제작하였다. 제안된 주파수합성기는 선형 주파수 변조 파형과 위상변조 가능한 주파수 변조 연속 파형 등 발생이 가능하고, 대역폭 1GHz, 주파수 전환 속도 $0.191{\mu}sec$, 1 kHz 오프셋(offset)에서 -89.16 dBc/Hz의 위상잡음, 불요파 -50.9 dBc가 측정되었다.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1053-1056
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• 2005

본 논문에서는 ROM 사이즈를 줄이기 위한 디지털 합성기의 설계기법과 그 구현에 관하여 기술한다. 지금까지 제안된 설계기법과는 달리, 본 논문에서 제안하는 기법은 최소한의 부가적 하드웨어만을 사용하여 ROM 사이즈를 대폭 줄일 수 있다. 구현된 디지털 합성기는 입력한 주파수 제어값에 따라 원하는 발진 주파수를 정확하게 합성해내고 있음을 측정결과로부터 확인할 수 있었다.

• 한국전자파학회논문지
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• 제25권12호
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• pp.1243-1250
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• 2014

본 논문에서는 0.5~1.1 GHz 주파수 범위를 갖는 광대역 DDS(Direct Digital Synthesizer) 모듈의 설계 및 제작 결과에 대해 기술하고자 한다. 600 MHz 대역폭을 갖는 광대역 DDS 구현을 위해 DDS의 클럭을 2.4 GHz로 선정하였다. 광대역 DDS의 불요신호(spurious) 특성을 개선하기 위해 출력 불요신호 대비 크기가 같고, 역위상을 갖는 여러 개의 신호들을 동시에 발생시킨 후 DDS 내부에서 출력 신호와 합성하였다. 제작된 DDS 모듈의 불요신호는 상용 DDS 대비 10 dB 정도 개선되었고, DDS 모듈의 동조 속도는 340 ns 이하임을 확인하였다.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.116-122
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• 2006

A fast scan digital-IF FFT receiver at the radio communication band is presented for spectrum monitoring applications. It is composed of three parts: RF front-end, fast LO board, and signal processing board. It has about 19GHz/s scan rate, multi frequency resolution from 10kHz to 2.5kHz, and high sensitivity of below -99dBm. The design and performance analysis of the digital-IF FFT receiver are presented.

• 전자공학회논문지T
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• 제35T권3호
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• pp.128-133
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• 1998

본 논문은 클록 초기치 누적 방식의 직접 디지털 주파수 합성기를 이용한 변조기의 성능해석에 관하여 연구한 것이다. 기존에는 랜덤한 주파수 도약을 실현하기 위하여 PLL 방식이나 디지털 주파수 합성 방식이 사용되어 왔다. 븐 논문에서는 두 방식의 단점을 개선하기 위하여 클록 초기치 누적 방식의 DDFS를 이용한 변조기 시스템을 구성하여 순시적인 주파수 도약 상태와 위상제어의 가능성 등을 확인하였다. 실험 결과 합성된 출력 주파수는 주파수 Index에 따라 기준주파수에 정확히 정수배가 되며, 합성된 정현파형의 스펙트럼은 기본파와 여러 고조파의 크기가 50 [㏈] 이상의 차이가 남으로서 고조파 성분들이 상당히 감소되었고, PN 코드를 사용한 순시적인 주파수 도약 상태는 스위칭 시간이 빠르기 때문에 주파수 도약 특성이 뛰어남을 알 수 있었다. 또한, 누산기의 set/reset상태변화에 따라 위상이 변한다는 사실도 입증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.946-949
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• 2003

In this paper, a DDFS(Direct Digital Frequency Synthesis)chip has been designed focusing on the reduction of ROM size and implemented using FPGA. When calculating the sine value for the input phase value, we used the Taylor series expansion approximation method to reduce the number of addresses of ROM. We also used the piecewise straight line approximation method, ie, the stored value int the ROM is the difference of the sine value and the straight line approximation. Using this method, we could reduce four bits for each ROM data.