• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 B
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• pp.976-979
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• 2002

A new controller for switching audio power amplifier with digital PWM input is proposed- Bi-directional Saw-tooth Error Correction (BSEC). This control method for high quality switching amplifier is based on a pulsed edge correction approach using PWM audio signal input as a reference of power switching digital to analog converter. The proposed controller has excellent features such as wide error correction range and no limitation on the modulation index. The controller is implemented in the half-bridge class D amplifier and the performance is verified through hardware experiments. It delivers 100W into 4${\Omega}$ load with less than 0.2% of total harmonic distortion (THD) all over operating range and an maximum efficiency of 82%.

• ETRI Journal
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• 제30권4호
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• pp.495-505
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• 2008

This paper presents a parallel processing searcher structure for the initial synchronization of a direct sequence ultra-wideband (DS-UWB) system, which is suitable for the digital implementation of baseband functionalities with a 1.32 Gsample/s chip rate analog-to-digital converter. An initial timing acquisition algorithm and a data demodulation method are also studied. The proposed searcher effectively acquires initial symbol and frame timing during the preamble transmission period. A hardware efficient receiver structure using 24 parallel digital correlators for binary phase-shift keying DS-UWB transmission is presented. The proposed correlator structure operating at 55 MHz is shared for correlation operations in a searcher, a channel estimator, and the demodulator of a RAKE receiver. We also present a pseudo-random noise sequence generated with a primitive polynomial, $1+x^2+x^5$, for packet detection, automatic gain control, and initial timing acquisition. Simulation results show that the performance of the proposed parallel processing searcher employing the presented pseudo-random noise sequence outperforms that employing a preamble sequence in the IEEE 802.15.3a DS-UWB proposal.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.388-390
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• 2006

This paper presents a hybrid SoC design for phase detection of single tone signal. The designed hybrid SoC is composed of three functional blocks, i.e., an analog to digital converter module, a phase detection module and a controller module. A design of the controller module is based on a 16-bit RISC architecture. An I/O interface and an LCD control interface for transmission and display of phase measurement values are included in the design of the controller module. A design of the phase detector is based on a recursive sliding-DFT. The recursive architecture effectively reduces the gate numbers required in the implementation of the module. The ADC module includes a single-bit second-order sigma-delta modulator and a digital decimation filter. The decimation filter is designed to give 98dB of SNR for the ADC. The effective resolution of the ADC is enhanced to 98dB of SNR by the incorporation of a pre FIR filter, a 2-stage cascaded integrator- comb(CIC) filter and a 30-tab FIR filter in the decimation. The hybrid SoC is verified in FPGA and implemented in 0.35 CMOS Technology.

• 센서학회지
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• 제16권3호
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• pp.187-191
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• 2007

This paper presents a development of the multi-channel data acquisition/logging system for a sensor signal processing and a method of the evaluation and a temperature compensation for the A/D converters with the specific analog and digital circuit including the software. Also, we have designed a hardware and a software filters with smart algorithm for better signal processing of the proposed system. Software approach was adopted to obtain the stable data from A/D converter.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.352-353
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• 2013

본 연구에서는 12bit 1MSps 연속 근사화 아날로그-디지털 변환기(Analog to Digital Converter : ADC)를 설계하였다. 설계된 아날로그-디지털 변환기는 0.18um 1Metal 6Poly CMOS 공정을 이용하였고, Cadence tool을 이용하여 시뮬레이션 및 레이아웃 하였다. 시뮬레이션 결과 1.8V의 공급전압에서 전력 소모는 6mW였고, 입력 신호의 주파수가 100kHz 일 때, SNDR은 69.53dB, 유효 비트수는 11.26bit의 결과를 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 B
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• pp.1170-1172
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• 1996

Analog-digital converter boards for use in personal computers have recently being improved markedly, many kinds of high speed(1 MHz - 10 MHz sampling rale) and over 12-bit vertical resolution A/D boards released. It can be applicable to high frequency magnetic measurements. In measurement of magnetic properties of high frequency, digitizing oscilloscope or trasient recorder are being used. but, those price are often expensive, we constructed PC controlled A-C B-H loop tracer that can measure Bs, Br, He, permeability and may be applied about 100 Hz - 20 kHz range. it use IBM PC compatible 1 M Sample/s, 12 bit A/D converter board with SSH(Simultaneous Sample and Hold).

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.41-47
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• 2011

산업용 표준 센서 신호처리를 위해 다양한 입력신호를 5V 전압 출력으로 변환하는 새로운 디지털 계측 증폭기(DIA)를 설계하였다. 이 계측 증폭기는 상용의 계측증폭기, 7개의 아날로그 스위치, 2개의 1.0V와 -10.0V의 기준전압, 그리고 4개의 저항기로 구성된다. 신호 변환원리는 입력신호에 따라 저항기와 기준전압을 디지털적으로 선택하여 5V의 출력전압을 얻도록 회로 구성을 바꾸는 것이다. 시뮬레이션 결과 DIA는 0V~5V, 1V~5V, -10V~+10V, 그리고 4mA~20mA의 입력신호에 대하여 우수한 0~5V 출력전압 특성을 얻을 수 있다는 것을 확인하였다. 4가지 입력 신호에 대하여 비선형오차는 0.1%이하이다.

• 한국압력기기공학회 논문집
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• 제9권1호
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• pp.40-47
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• 2013

The capacity factor of nuclear power plant in Korea is the highest level in the world. However, the integrity assessment of nuclear power plant is depended on foreign country. Especially, most eddy current testing systems for inspecting steam generators in nuclear power plant are currently imported from USA, Canada, and so on. Therefore, the eddy current testing system can react more active and adaptive from economic and managerial standpoint for actual nuclear power plants in Korea is required. In this paper, an eddy current testing system for inspecting steam generators in nuclear power plants is introduced. Frequency generator, analog circuit, analog digital converter circuit, and digital control circuit are composed in eddy current testing system. A benchmarking of acquisition system and acquisition software, eddynet 11i made by Zetec, and modifications are carried out based on the test environment of Korea nuclear power plants. Finally, all eddy current apparatus are integrated to inspect steam generator tubes in nuclear power plants.

• 한국정보통신학회논문지
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• 제25권11호
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• pp.1627-1634
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• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.