• 전기학회논문지P
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• 제52권4호
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• pp.148-153
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• 2003

In this paper, the low voltage 3V Sigma-Delta Digital Analog Converter(DAC) is designed for using in the transmitter of ADSL analog front-end. We have developed the CMOS DAC according to ANSI T1.413-2(DMT) standard specifications of the chip. The designed 4th-order DAC is composed of three block which are 1-bit DAC, 1st-order Switched-Capacitor filter and analog active 2nd-order Resistor-Capacitor(RC) filter. The HSPICE simulation of the designed DAC showing 65db SNR, is connected with 1.1MHz continuous lowpass filter. And also, we have performed the circuits verification and layout verification(ERC, DRC, LVS) followed by fabrication using TSMC 2-poly 5-metal p-substrate CMOS $0.35{\mu}m$ processing parameter. Finally, the chip testing has been performed and presented in the results.

• 한국화재소방학회논문지
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• 제29권6호
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• pp.98-108
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• 2015

자연 재해 또는 대형 인적 재난 현장과 같은 특수재난현장의 지휘본부에서는 소방관의 안전과 효과적인 지휘 통제를 위한 통합 지휘시스템은 매우 중요하다. 통합지휘시스템은 특수재난현장의 온도, 습도, 이산화탄소 등의 환경 정보와 현장 상황을 파악할 수 있는 영상 정보 및 소방관의 맥박, 공기통 잔량 등의 개인 신체 정보를 필요로 한다. 수집된 정보들은 Analog to Digital Converter (ADC) 칩을 거쳐 디지털 신호로 변경되고 Micro Controller Unit (MCU)가 직렬 통신 방식인 Serial Peripheral Interface (SPI) 통신 방식으로 이용하여 송신 보드로 디지털 신호를 전송한다. 송신 보드에 저장된 디지털 신호는 Radio Frequence (RF) 송신기를 이용하여 통합지휘시스템으로 전송된다. 자이로센서 및 관성센서를 이용하여 건물 내부에 있는 진압대원의 위치를 확인한다. 수집된 정보는 소방관의 안전과 효과적인 지휘를 할 수있는 통합 지휘 시스템을 위한 각종 정보로 활용된다. 본 연구는 무선 전송 기술, 실내 측위기술 및 통합지휘시스템에 전송 된 정보를 이용한 의사결정 지원 통합지휘시스템 대하여 이론적 및 실험적으로 연구한다.

• 전자공학회논문지A
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• 제32A권3호
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• pp.10-17
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• 1995

this thesis proposes a new echo canceller that can be used in a fulll-duplex digital subscriber loopmodem. The modem suffers from nonlinear distortion such as transmitted pulse asymmetry, saturation in transformers, and nonlinearity of data converters. The proposed nonlinear echo canceller can compensate the nolinear distortion by using a nonlinear digital filter based on canonical pieceewise-linear (CPWL) function. Numerical results based on computer simulation are given in this paper. It is shown that the convergence characteristics depend on the initial values of weights of linear filters with absoluters and that the nonlinearity in digital-to-analog(D/A) converter can be compensated by a relatively small number linear filters with absoluters. It is also shown that the proposed algorithm has a faster convergence rate in comparison with Voterra algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1197-1200
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• 2003

This paper presents A/D converter for the signal processing of infrared sensor and CMOS image sensor. The A/D converter designed in a 0.25um CMOS process provides a resolution of 10bits at a sampling rate of 50MS/s while dissipating 67mW at 2.5V supply voltage. This A/D converter is based on a pipeline architecture in which the number of bits converted per stage and the stage number are optimized to achieve the desired linearity and reduce power consumption as well. Simulation results show that the A/D converter using 1.5bit per stage MDAC with switched capacitors and dynamic comparators efficiently reduces the power consumption.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.89-92
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• 2001

본 논문에서는 프로그램-가능한(programmable) 소프트웨어 무선(software radio)$^{[1]}$ 디지털 통신을 위한 연구로, ASK(Amplitude Shift Keying), FSK(frequency Shift Keying), 그리고 PSK (Phase Shift Keying) 변조$^{[2]-[4]}$를 DSP(Digital Signal Processor)를 사용하여 프로그램-가능한 소프트웨어(알고리즘)로 구현하였다. 세개 의 서로 다른 변조 방식들, ASK, FSK, 그리고 PSK를 하나의 DSP에 구현하여 선택적 변조가 가능하도록 하였다. 사용된 DSP는 모토롤라(Motorola) 사의, 24-비트, 40 MHz에서 20 MIPS(Million Instruction per Second)로 동작하는 DSP56002$^{[5]-[6]}$이고, A/D (Analog to Digital) 와 D/A(Digital to Analog) 변환기는 크리스털(Crystal)사의 16-비트 그리고 최대 샘플링(sampling) 주파수 50 kHz인 CS4215 코덱 칩(codec chip)$^{[8]}$ 이 사용되었다.

• 한국군사과학기술학회지
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• 제9권3호
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• pp.48-55
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• 2006

This paper describes the antenna based GPS anti-jamming technology called CRPA(Controlled Reception Pattern Antenna), which used $2{\times}2$ array elements. In this system, the main functions are the antenna complex weight control and the GPS digital I/Q VM(Vector Modulator). To update the VM's I/Q complex weights, the PC based DAC(Digital to Analog Converter) module was also used and the two analog output voltages were applied to the $2{\times}2$ array elements to synthesize the null pattern. In the study, we also simulated the $2{\times}2$ GPS array null patterns to compare the null depth with experimental results. The VM was also modified at the frequency of 1.575GHz for the GPS L1 and controlled by the PC based VM software.

• 한국통신학회논문지
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• 제34권12C호
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• pp.1131-1137
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• 2009

본 논문에서는 OFDMA 기반의 디지털 이중화 방식을 위한 자원 관리 기법을 제안한다. 제안된 자원 관리 기법은 CS(Cyclic Suffix)를 사용하지 않으면서 TDoA(Time Difference of Arrival)에 의한 ISI(Inter Symbol Interference)와 ICI(Inter Carrier Interference)의 영향을 최소화 하며, SS(Subscriber Station)에 수신되는 신호의 dynamic range를 줄인다. 제안된 자원 관리 기법은 ADC(Analog to Digital Converter)의 비트 수를 줄이며, SINR(Signal to Interference and Noise Ratio)를 크게 향상시킴을 모의실험을 통하여 확인한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.1-9
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• 2012

A 10-b 500 MS/s A/D converter (ADC) with a hybrid calibration and error correction logic is described. The ADC employs a single-channel cascaded folding-interpolating architecture whose folding rate (FR) is 25 and interpolation rate (IR) is 8. To overcome the disadvantage of an offset error, we propose a hybrid self-calibration circuit at the open-loop amplifier. Further, a novel prevision digital error correction logic (DCL) for the folding ADC is also proposed. The ADC prototype using a 130 nm 1P6M CMOS has a DNL of ${\pm}0.8$ LSB and an INL of ${\pm}1.0$ LSB. The measured SNDR is 52.34-dB and SFDR is 62.04-dBc when the input frequency is 78.15 MHz at 500 MS/s conversion rate. The SNDR of the ADC is 7-dB higher than the same circuit without the proposed calibration. The effective chip area is $1.55mm^2$, and the power dissipates 300 mW including peripheral circuits, at a 1.2/1.5 V power supply.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.961-965
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• 2006

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 대한전자공학회논문지
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• 제24권3호
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• pp.394-399
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• 1987

It is necessary for the speech samples to be stored in memory buffer before speech analyzers without a real time processor process them. In this paper, we propose an algorithm that uses the buffer efficiently, when the analog speech signal is converted to the digital samples by the analog to digital converter. In order to implement this method in real time, the buffer is divided into the starting buffer and the remaining buffer. Until a voiced speech is found, the converted samples are sequentially stored in the starting buffer, and then the buffer is shifted. When a voiced speech is found, the next samples are sequentally recorded in the remaining buffer.