• 한국정보통신학회논문지
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• 제7권5호
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• pp.863-871
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• 2003

본 논문에서는 pHEMT의 게이트 전압을 제어하여 저 위상잡음과 고 안정 특성을 나타내는 Ku-band위상 동기유전체공진 발진기를 설계하였다. 발진기를 설계에서 위상잡음에 영향을 주는 P-HEMT의 비선형소자를 선정하고 게이트 전압에 따라 최소 위상잡음을 나타내도록 최적화 시켰으며 바이어스에 따른 산란계수를 이용하여 전압제어 마이크로파 발진기를 설계한 후 안정특성을 위하여 위상동기회로를 적용하였다. 디지털마이크로파 통신시스템에 이용되는 10.75GHz의 주파수에서 동작되는 고안정 위상동기발진기는 전치분주기 형태로 제작하였으며 설계된 마이크로파 발진기는 9.17dBm 출력전력과 -88 dBc/Hz @10KHz의 위상잡음 특성을 나타내었다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1543-1551
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 디더링(dithering) 기법이 사용되었다. 본 논문에서는 디더링 방식에서 발생하는 문제점을 보안하고자 DAC(Digital-to-Analog Converter)를 이용한 DCO의 해상도 확보 방법을 제안하였다. 주파수 컨트롤은 coarse와 fine 바랙터(varactor) bank 그리고 DAC 바랙터에 의해서 이루어지며, coarse와 fine bank는 PMOS 바랙터로, DAC 바랙터는 NMOS 바랙터로 구현하였다. 각 바랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계된 DCO는 약 2.8GHz~3.5GHz의 주파수 범위에서 발진하며 660MHz의 대역폭을 갖는다. DCO의 출력 주파수를 측정한 결과 해상도는 2.8GHz대역에서 73Hz이다. 설계된 DCO는 1M 옵셋(offset)에서 -119dBc/Hz의 위상 잡음 특성을 보이며, 1.2V 전원에서 4.2mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $1.3mm{\times}1.3mm$이다.

• Journal of Electrical Engineering and Technology
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• 제11권1호
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• pp.157-166
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• 2016

In this paper, a new sag and peak voltage detector is proposed for a single-phase inverter using delta square operation. The conventional sag detector is from a single-phase digital phase-locked loop (DPLL) that is based on d-q transformations using an all-pass filter (APF). The d-q transformation is typically used in the three-phase coordinate system. The APF generates a virtual q-axis voltage component with a 90° phase delay, but this virtual phase cannot reflect a sudden change in the grid voltage at the instant the voltage sag occurs. As a result, the peak value is drastically distorted, and it settles down slowly. A modified APF generates the virtual q-axis voltage component from the difference between the current and the previous values of the d-axis voltage component in the stationary reference frame. However, the modified APF cannot detect the voltage sag and peak value when the sag occurs around the zero crossing points such as 0° and 180°, because the difference voltage is not sufficient to detect the voltage sag. The proposed algorithm detects the sag voltage through all regions including the zero crossing voltage. Moreover, the exact voltage drop can be acquired by calculating the q-axis component that is proportional to the d-axis component. To verify the feasibility of the proposed system, the conventional and proposed methods are compared using simulations and experimental results.

• 한국항행학회논문지
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• 제2권1호
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• pp.22-33
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• 1998

마그네트론을 이용하는 레이다에서 송신 주파수의 변화를 감지하여 안정된 중간주파수를 발생하기 위해서는 STALO(Stable Local Oscillator)로서 AFC(Automatic Frequency Control)에 의해 출력주파수를 조정할 수 있는 주파수 합성기(Frequency Synthesizer)가 이용된다. 본 논문에서는 8.4GHz~9.7GHz의 X-밴드 주파수 합성기를 단일 루우프 구조의 간접 주파수 합성방식으로 설계하고 제작하였다. 고속 디지털 PLL 칩에 의하여 위상비교를 하고, 저 위상잡음을 구현하기 위한 여파기를 설계하였다. 기준신호와 VCO, 주파수 분주기, 여파기 등의 특성에 따른 단일 루우프 주파수 합성기의 위상잡음 성능을 해석하고, 위상잡음이 최소가 되도록 설계하여 측정치와 비교하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.484-494
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• 2014

We describe a digitally controlled oscillator (DCO) which compensates the frequency variations for process, voltage, and temperature (PVT) variations with an accuracy of ${\pm}2.6%$ at 2.5 GHz. The DCO includes an 8 phase current-controlled ring oscillator, a digitally controlled current source (DCCS), a process and temperature (PT)-counteracting voltage regulator, and a bias current generator. The DCO operates at a center frequency of 2.5 GHz with a wide tuning range of 2.2 GHz to 3.0 GHz. At 2.8 GHz, the DCO achieves a phase noise of -112 dBc/Hz at 10 MHz offset. When it is implemented in an all-digital phase-locked loop (ADPLL), the ADPLL exhibits an RMS jitter of 8.9 ps and a peak to peak jitter of 77.5 ps. The proposed DCO and ADPLL are fabricated in 65 nm CMOS technology with supply voltages of 2.5 V and 1.0 V, respectively.

• 전기학회논문지
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• 제67권11호
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• pp.1447-1454
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• 2018

In this paper, the design of robust DSC-PLL(Delayed Signal Cancellation Phase Locked Loop) is proposed for coping with frequency variation. This method shows significant performance for detection of fundamental positive sequence component voltage when the grid voltage is polluted by grid unbalance and frequency variation. The feedback frequency estimation of DSC-PLL is tracking the drift in the phase by unbalance and frequency variation. The robust DSC PLL is to present the analysis on method and performance under frequency variations. These compensation algorithms can correct for discrepancies of changing the frequency within maximum 193[ms] and improve traditional DSC-PLL. Linear interpolation method is adopted to reduce the discretized errors in the digital implementation of the PLL. For verification of robust characteristic, PLL methods are implemented on FPGA with a discrete fixed point based. The proposed method is validated by both Matlab/Simulink and experimental results based on FPGA(XC7Z030).

• 한국정보통신학회논문지
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• 제25권5호
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• pp.677-684
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• 2021

본 논문은 절대 시간 측정 가능한 시간 디지털 변환기에 대한 논문으로 제안하는 시간 디지털 변환기는 0.18-um CMOS 공정을 이용하여 설계 되었고 IC로 제작하여 검증하였다. 설계된 시간 디지털 변환기는 라이다 시스템에 적용하기 위하여 긴 측정시간과 절대적인 50ps를 측정할 수 있어야하는데 위상고정루프의 625MHz 클록을 기준클록으로 사용하기 때문에 절대시간의 측정이 가능하며 디지털 보정회로를 이용하여 어떤 상황에서 든 50ps의 분해능을 가질 수 있다. 기준클록을 카운터하여 큰 시간 단위의 측정을 할 수 있어 최대 800ns의 시간이 측정가능하고 딜레이 체인을 이용하여 정밀한 시간 값을 측정 할 수 있다. 결과적으로 제작된 시간 디지털 변환기는 50ps 단위로 시간을 측정할 수 있는데 최대 오차는 INL 0.8-LSB정도이며 1.8V 인가전압에 전력 소모는 약 70mW 정도이다.

• 정보와 통신
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• 제28권11호
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• pp.9-15
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• 2011

CMOS 집적회로기술의 발달로 인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO 구현사례를 중심으로 ADPLL의 연구개발동향을 살펴보고자 한다.

• 한국통신학회논문지
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• 제16권10호
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• pp.914-924
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• 1991

랜덤한 주파수도약을 실현하기 위해 기존의 PLL(Phase Locked Loop)방식이 많이 사용 되었으나 locking time이 소요되는바, 출력주파수의 졍현파형을 직접 합성하는 직접 디지털 주파수 합성방식을 이용하여 이러한 단점을 없앨 수 있으나. 기존의 위상누적 방식을 이용한 직접 디지털 주파수 합성방식에서는 합성 파형상에 위상 왜곡이 수반되어 불요잡음이 크게 나타났다. 이러한 단점을 개선하기 위해 위상누적 방식에 관한 이론을 고찰하고 새로운 방식의 이론식을 유도하여 이에 적합한 시스템을 구성하였다. 또한 합성된 출력주파수의 정현파형에 대한 스펙트럼 분석과 PN(pseudo Noise)부호를 사용한 순시적인 주파수 도약상태의 확인 결과, 기존의 위상누적 방식보다 불요잡음 전력레벨이 10~25dB 줄고 주파수 대역도 420kHz까지 확장 가능함을 알았다.

• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.