• 정보보호학회논문지
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• 제30권4호
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• pp.745-756
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• 2020

산업제어시스템이란 전력, 수처리, 교통과 같은 주요기반시설이나, 자동화 공장, 화학 플랜트와 같이 산업분야의 프로세스를 안전하고 효율적으로 모니터링 및 제어하는 시스템을 말한다. 이러한 산업제어시스템을 대상으로 하는 사이버 공격이 성공한다면 큰 인명 피해, 경제적 피해를 유발할 수 있어, 국가단위 해커 집단들의 주요 공격 대상이 될 가능성이 높다. Stuxnet, Industroyer, TRITON과 같은 사이버 공격은 이러한 우려가 실제 현실로 드러난 사례이며, 사이버 공격으로 실제 물리적 피해를 발생시키기 위해 대상 제어시스템에 대한 깊은 지식을 기반으로 개발된 것으로 확인되었다. 따라서 산업제어시스템의 사고조사를 위해서는 사고분석가 역시 제어시스템 운영 프로세스에 대한 지식을 보유하고 제어시스템에 특화된 사고조사 기술을 확보해야 한다. 이를 위해 사이버와 물리적 경계에 위치한 임베디드 제어기기와 같이 사이버 공격의 대상이 될 수 있지만, IT분야에서 사용되지 않아 즉시 활용할 기술이 없는 장치들을 대상으로 하는 사고조사 기술 개발이 필요하다. 이러한 연구 개발의 첫 단계로써 대표적인 임베디드 제어기기인 PLC(Programmable Logic Controller) 4종을 대상으로 PLC의 로깅 기능 및 본 논문에서 제안한 공격 시나리오에서 사고조사에 활용 가능한 로그 생성 여부를 분석한 결과를 제시한다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.447-458
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• 2003

고속동작을 하는 곱셈기는 DSP의 기본 블록 설계에 있어서 필수적이다. 전형적으로 신호처리분야에 있어서 반복 알고리듬은 다량의 곱셈연산을 필요로 하고, 이 곱셈연산을 첨가하고 실행하는데 사용된다. 본 논문은 32×32-b RST를 적용한 병렬 구조 곱셈기의 매크로 블록을 제시한다. Tree part의 속도를 향상시키기 위해 변형된 부분곱 발생 방법이 구조레벨에서 고안되었다. 이것은 4 레벨을 압축된 3 레벨로 줄였고, 4-2 압축기를 사용한 월리스 트리 구조에서도 지연시간을 감소시켰다. 또한, tree part가 CSA tree를 생성하기 위한 4개의 모듈러 블록과 결합이 되게 하였다. 그러므로 곱셈기 구조는 부스 셀렉터, 압축기, 새로운 부분곱 발생기(MPPG : Modified Partial Product Generator)로 구성된 같은 모듈에 규칙적으로 레이아웃 될 수 있다. 회로레벨에서 적은 트랜지스터 수와 엔코더로 구성된 새로운 부스 셀렉터가 제안되었다. 부스셀렉터에서의 트랜지스터 수의 감소는 전체 트랜지스터 수에 큰 영향을 끼친다. 설계된 셀렉터에는 9개의 PTL(Pass Transistor Logic)을 사용한다. 이것은 일반적인 트랜지스터 수의 감소와 비교했을 때 50% 줄인 것이다. 단일폴리, 5중금속, 2.5V, 0.25㎛ CMOS공정을 사용하여 설계하고, Hspice와 Epic으로 검증하였다. 지연시간은 4.2㎱, 평균 전력소모는1.81㎽/㎒이다. 이 결과들은 발표된 성능이 우수한 일반적인 곱셈기보다도 성능이 우수하다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.54-65
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• 1999

집적도 및 동작속도의 증가에 따라 설계과정에서 전력소모를 예측하는 것이 TTM(time to market)의 감소를 위해 중요한 문제로 대두되고 있다. 본 논문에서는 CMOS 게이트의 최대소모전력을 예측할 수 있는 예측모델을 제안하였다. 이 모델은 최대소모전력에 대한 계산모델이며, CMOS 게이트를 구성하는 MOSFET 및 게이트의 동작특성, 그리고 게이트의 입력신호 특성을 포함하여 형성하였다. 모델의 설정 절차로는, 먼저 CMOS 인버터에 대한 최대소모전력 예측모델을 형성하고, 다입력 CMOS 게이트를 CMOS 인버터로 변환하는 모델을 제안하여, 변환모델로 변환된 결과를 인버터의 최대소모전력 예측모델에 적용하는 방법을 택함으로서 일반적인 CMOS 게이트에 적용할 수 있도록 하였다. 제안된 모델을 $0.6{\mu}m$ 설계규칙으로 설계한 회로의 HSPICE 시뮬레이션 결과와 비교한 결과, 게이트 변환모델은 SPICE와 5%이내의 상대오차율을 보였으며, 최대소모전력 예측모델은 10% 이내의 상대오차율을 보여 충분히 정확한 모델임을 입증하였다. 또한 제안된 모델에 의한 계산시간이 SPICE 시뮬레이션보다 30배 이상의 계산속도를 보여, 전력예측을 위해 본 논문에서 제안한 모델이 매우 효과적임을 보였다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2008년도 춘계 종합학술대회 논문집
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• pp.208-212
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• 2008

매개(mediacy)는 인류 문명의 발전과 함께 진화 하고 있다. 진화 속에서 매개는 비매개(immediacy)와 하이퍼매개(hypermediacy)라는 상반된 매개의 특성이 진동이라는 재매개(remediacy)의 이중 논리를 보여준다. 재매개의 이중 논리란 하이퍼매개의 결과물들이 비매개의 투명성과 몰입을 뚜렷하게 요구하게 되는 것을 말한다. 디지털 합성이 점차 보편화되어 가고 있고, 배우조차도 시각효과(Visual Effects)으로 대체하려 한다는 점에서 비매개의 욕망은 뚜렷해지고 있다. 아날로그에서 디지털로 시대가 보편화되고 영상 기술이 발전하면서 이제는 잘 짜여진 각본과 연출에 의해서만이 아닌 화려하고 스펙터클한 영상이 스크린을 대변하는 시대가 왔다. 이러한 변화 속에서 시각효과(Visual Effects)에 대한 연구가 활발히 이루어지고 있다. 시각효과(Visual Effects) 분야가 하이퍼매개(hypermediacy)의 특성을 갖고 있는 학문이지만 동시에 콘텐츠를 제작하는 감독들의 염원인 스크린 앞에서의 비매개(immediacy)를 위한 연구 분야로 활용되고 있다. 본 연구는 영화 반지의 제왕(The Load of The Ring)의 시각효과(Visual Effects) 적용사례를 분석함으로써 시각효과(Visual Effects) 분야가 하이퍼 매개 결과물 속에서 비매개의 투명성과 몰입성을 확보할 수 있는 가치 있는 새로운 학문 분야임을 증명하고자 한다. 그리고 이 연구를 통해서 새로운 학문분야인 시각효과(Visual Effects) 분야의 체계화에 기여하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.464-466
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• 2019

원자력 발전소에 사용되는 제어기는 높은 신뢰도를 요구한다. 한국형 디지털 원자력 발전소인 APR1400 (Advanced Power Reactor 1400)을 비롯하여, 과거 많은 원자력 발전소에 FPGA (Field Programmable Gate Array)와 CPLD (Complex Programmable Logic Device, 이하 FPGA로 통칭)가 포함된 제어기가 적용되고 있다. 적용 초기에는 FPGA를 일반적인 IC (Integrated Circuit)처럼 기기검증 및 성능시험으로만 검증을 하였다. 이후 90년대에 들어 FPGA검증에 대한 연구가 시작되면서, FPGA가 칩이 되기 전까지를 소프트웨어로 간주하여 IEEE 1012-2004를 적용하여 소프트웨어 확인 및 검증을 하였다. 현재에는 유럽표준인 IEC 62566을 적용하여 많은 검증을 하고 있다. 이 방법은 현재까지 가장 현명한 방법으로 평가 받고 있다. 이유는 기존의 검증 방법에서 문제가 되었던 SoC (System on Chip)의 특징을 검증하는 방법을 충분히 적용하였기 때문이다. 하지만, IEC 62566은 유럽 표준으로 아직 미국에서는 채택을 하지 않고 있으며, FPGA에 대해서는 IEEE 1012를 적용하는 것을 유지하고 있다. IEEE 1012-2004나 IEC 62566은 기술 표준으로 실무에서는 다양한 방법을 적용하여 기술 표준을 충족시켜서 적용하고 있다. 이 논문에서는 SoC의 검증 방법이 적용된 원자력 안전등급 FPGA에 대한 검증 방법의 절차 및 중요사항에 대해 설명하고자 한다.

• 지식경영연구
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• 제23권2호
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• pp.15-35
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• 2022

가상현실과 증강현실 기술들이 발전하며 현실 세계와 같은 몰입감을 제공하는 디지털 세상인 메타버스가 빠르게 성장하고 있다. 네이버, 페이스북 (메타), NVIDIA 등과 같은 IT기업들은 혁신적인 기술들을 개발하여 메타버스 플랫폼과 관련 제품들을 시장에 출시하고 있다. 하지만 다수의 글로벌 빅테크 기업이 공격적으로 투자하는 새로운 비즈니스임에도 불구하고, 시장의 기대에 비해 아직 뚜렷한 실적은 나오지 않고 있으며, 사용자 수의 증가 속도도 점차 더뎌지고 있는 실정이다. 이는 메타버스 플랫폼을 디자인하고 출시할 때부터 어떻게 이 생태계를 성장시키고, 다양한 구성원들과 구성요소들을 조화롭게 운영할 것인지에 대한 고민과 이해가 부족했기 때문이라고 볼 수 있다. 이러한 문제의 해결책을 제안하기 위해서, 본 연구에서는 수천 년부터 세상의 운행 논리와 이치를 이해하기 위해 만들어진 주역의 음양오행론을 도입, 메타버스 플랫폼이 가진 두 가지의 중요한 공간인 온라인과 오프라인을 양선(兩線)으로 정의하고, 플랫폼을 구성하는 다섯 가지의 중요한 요소들을 정의하여 양선오요소(兩線五要素)이론을 제안하고자 한다. 또한, 요소들의 상생(相生)과 상극(相剋)의 개념을 통해 어떻게 플랫폼을 디자인하고, 운영해 나가야 하는지에 대한 이론적 렌즈를 제공하고자 한다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.17-22
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• 2006

본 논문에서는 IEEE 802.11a/b/g 무선 랜을 위하여 고속 AFC 기법이 적용된 CMOS LC VCO의 설계를 다룬다. 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였으며, 현재 국제적으로 표준화가 진행된 모든 무선 랜 응용에 적합하도록 인덕터 및 캐패시터를 스위칭하는 방법으로 5.8GHz 대역, 5.2GHz 대역 및 2.4GHz 대역에서 동작하도록 설계하였다. 또한 주파수-전압 특성을 선형화하기 위하여 최적화된 버랙터 바이어싱 기법을 사용하였으며, 필요로 하는 모든 대역에서 저잡음 특성을 유지하기 위하여 4비트 캐패시터 뱅크를 사용하고, 광대역 디지털 주파수 검출기를 이용한 고속 AFC 기법을 구현하여 그 동작을 확인하였다.

• 전자공학회논문지
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• 제52권5호
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• pp.58-65
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• 2015

본 논문에서는 신경 관련 인공 전자기기를 위한 신경 자극 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 신경 자극 회로는 12.8-V 전원을 사용하면서 $10-k{\Omega}$의 부하에 최대 1 mA의 전류까지 전달이 가능하다. 표준 CMOS 공정 기술로 구현을 위해서 저전압 트랜지스터만을 이용하여 설계를 하였고, 고전압에서의 안정적인 동작을 위하여 트랜지스터 스태킹 기술을 적용하였다. 또한, 신경 자극 동작 후 전하 잔여량이 남아 있지 않도록 active charge balancing회로를 포함하였다. 제안 된 단일 채널 자극 집적회로의 경우 디지털-아날로그 변환기, 전류 출력 드라이버, 레벨 시프터, 디지털 제어 부분, 그리고 active charge balancing 회로까지 모두 포함하여 전체 칩 레이아웃 면적은 $0.13mm^2$을 차지하며, 다중 채널 방식의 신경 자극 기능의 체내 이식용 인공 전자기기 시스템에 적용을 하는데 적합하다.

• 대한기계학회논문집 C: 기술과 교육
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• 제4권1호
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• pp.63-71
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• 2016

최근에 기계공학 교육에서 메카트로닉스 교육의 중요성은 많이 인식되고 있으나, 일반적으로 장비가 갖춰진 실험실에서만 실험실습교육이 이루어지고 있어, 학생들이 집에서 실습해 볼 수 없는 불편함이 있어왔다. 본 논문에서는 5V 소형전원, 브레드보드, 마이크로컨트롤러 및 각종 전자칩류, 스텝모터, 전기소자류, LED 등 소형 휴대용장비와 학생의 PC 를 활용하여, 디지틀논리회로, 7-LED 구동, 사각파신호생성, 마이크로컨트롤러 어셈블리 및 C 프로그래밍, 타이머 인터럽트, 스텝모터 구동 등을 실험실습하는 교육에 대해 소개한다. 개발된 강좌에서는 내용강의와 더불어 실험실습을 병행하되, 학생들에게 편리하고 값싸게 실험실습을 수행할 수 있는 환경을 제공하여, 학생들이 집에서 실험실습을 예습 및 복습할 수 있게 하였다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.42-50
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• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.