• 대한기계학회논문집B
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• 제27권11호
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• pp.1637-1644
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• 2003

Stereoscopic particle image velocimetry is a measurement technique to acquire three dimensional velocity field by two cameras. With a laser sheet illumination, the third velocity component can be deduced from out-of$.$plane velocity components using a stereoscopic matching method. Most industrial fluid flows are three dimensional turbulent flows, so it is necessary to use the stereoscopic PIV measurement method. However the existing stereoscopic PIV system seems hard to use since it is very expensive and complex. In this study we have developed a Miniature Stereo-PIV(MSPIV) system based on the concept of the Miniature PIV system which we have already developed. In this paper, we address the design and some primitive experimental results of the Miniature Stereo-PIV system. The Miniature Stereo-PIV system features relatively modest performances, but is considerably smaller, cheaper and easy to handle. The proposed Miniature Stereo-PIV system uses two one-chip-only CMOS cameras with digital output. Only two other chips are needed, one for a buffer memory and one for an interfacing logic that controls the system. Images are transferred to a personal computer (PC) via its standard parallel port. No extra hardware is required (in particular, no frame grabber board is needed).

• 한국멀티미디어학회논문지
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• 제5권6호
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• pp.753-758
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• 2002

본 논문에서는 ADSL용 아날로그 Front- end의 수신단과 송신단에 활용하기 위한 저전압 특성의 3V CMOS 프로그램머블 증폭기(PGA)를 설계하였다. 설계된 수신단의 PGA는 1.1MHz로 연속시간 저역통과 필터와 연결하여 0db에서 30db까지 이득을 조정해주며, 송신단의 PGA는 138MHz의 저역필터와 연결하여 15db에서 0db까지의 이득을 조정할 수 있다. 모든 PGA의 이득은 디지털 로직과 메인 컨트롤러에 의해서 프로그램 될 수 있도록 설계하였다. 설계된 PGA는 $0.35\mu{m}$ COMS 파라미터를 이용하여 Hspice시뮬레이션으로 그 특성을 확인하였다.

• 한국멀티미디어학회논문지
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• 제9권12호
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• pp.1607-1616
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• 2006

The growing market of multimedia and digital signal processing requires significant data-path portions of SoCs. However, the common models for verification are not suitable for SoCs. A novel model--WGL (Weighted Generalized List) is proposed, which is based on the general-list decomposition of polynomials, with three different weights and manipulation rules introduced to effect node sharing and the canonicity. Timing parameters and operations on them are also considered. Examples show the word-level WGL is the only model to linearly represent the common word-level functions and the bit-level WGL is especially suitable for arithmetic intensive circuits. The model is proved to be a uniform and efficient model for both bit-level and word-level functions. Then Based on the WGL model, a backward-construction logic-verification approach is presented, which reduces time and space complexity for multipliers to polynomial complexity(time complexity is less than $O(n^{3.6})$ and space complexity is less than $O(n^{1.5})$) without hierarchical partitioning. Finally, a construction methodology of word-level polynomials is also presented in order to implement complex high-level verification, which combines order computation and coefficient solving, and adopts an efficient backward approach. The construction complexity is much less than the existing ones, e.g. the construction time for multipliers grows at the power of less than 1.6 in the size of the input word without increasing the maximal space required. The WGL model and the verification methods based on WGL show their theoretical and applicable significance in SoC design.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.116-118
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• 2005

STSAT-2 is first satellite which is scheduled to launch by first Korea launcher. After launch Ground station Baseband Controller(GBC) for operating STSAT-2 is now developing. GBC control data flow path between satellite operation computers and ground station antennas. and GBC count number of received data packets among demodulated audio signals from three antennas and set data flow path to good-receiving antenna automatically. In GBC two uplink FSK modulators(1.2kbps, 9.6kbps) and six downlink FSK demodulators(9.6kbps, 38.4kbps) are embedded. STSAT-2 GBC hardware is more simpler than STSAT-1 GBC by using FPGA in which all digital logic implemented. Now test and debugging of GBC hardware and Software(FPGA Code and GBC Manager Program) is well progressing in SaTReC, KAIST. This paper introduce GBC structure, functions and test results.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.60-64
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• 2007

본 논문에서는 유럽형 DTV용 FFT를 설계하고 Stratix EP1S25F672C6 FPGA를 이용하여 구현하였다. SIC 구조를 사용하여 FFT를 구현하였으며, 사용된 SIC 구조는 특정 알고리즘 처리 연산을 수행하기 위한 처리기와 RAM 메모리, 레지스터들과 전체 블록 및 부분 블록의 동작을 통제하기 위한 조정기로 구성된다. 디자인된 FFT는 DVB-T 표준사양을 만족하도록 2K/8K FFT 연산을 처리 가능하며, 선택적으로 1/4, 1/8, 1/16, 1/32의 4가지 보호구간 모드를 모두 지원한다. 구현된 FFT는 사용된 Stratix FPGA에 전체 로직의 12%, 전체 메모리의 53%를 사용한다.

• 전자공학회논문지
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• 제49권12호
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• pp.27-35
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• 2012

디지털 통신의 기원인 정낭(입구대문(入口大門))이 1234년부터 제주도에서 사용되어왔다. 정낭은 집의 입구에 서까래 크기 나무 3개를 돌기둥에 삽입해 집안에 사람이 있는지 유무를 알리는 통신 방식이다. 본 논문에서는 정낭의 논리적 분석을 하고 정낭 채널에 오류를 분석한다. 정낭이 잘못 놓았을 때 오류를 분석하는데 통신 시스템이 이진 대칭 채널과 비교하고, NOR 채널에서 채널 용량이 샤논 이론에 접근하는 것을 보인다.

• 전기전자학회논문지
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• 제2권2호
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• pp.166-172
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• 1998

스위치드 리럭턴스 전동기는 구조가 간단하고 회전자관성이 작으며 고효율을 가지는 전동기이다. 그러나 회전자 위치각에 적절한 상여자 신호를 동기화하기 위해서는 위치센서가 필수적이다. 이 위치센서로 인하여 구동시스템의 가격상승과 열악한 환경에서 시스템의 신뢰성이 저하되는 문제점을 가지게 된다. 본 논문에서는 위치 및 속도센서가 없는 스위치드 리럭턴스 전동기의 속도제어 시스템을 연구하였다. 센서리스 SRM의 안정된 속도제어를 위하여 회전자 위치검출을 상전류 및 변화율 검출로부터 구하였으며 속도오차에 대하여 도통각 주기폭을 변동하는 속도제어 시스템을 제안하였다. 이 구동시스템은 위치결정회로 속도제어기, 디지탈논리 정류자, 스위칭각 제어기와 인버터로 구성된다. 제안된 시스템은 실험을 통하여 성능을 검증하였다.

• 제어로봇시스템학회논문지
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• 제6권10호
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• pp.903-910
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• 2000

In this paper, we describe a slave chip based on the Profibus-DP protocol and a system board to verify the developed slave chip. The Profibus-DP protocol is designed using VHDL and implemented on FPGA. The system board adopting the developed FPGA is designed FPGA is designed in which the firmware is implemented on Intel 8051 by using C language. Among the Profibus-DP protocols, low level layers from the physical layer to the data link layer is implemented in the form of hardware that we are able to greatly reduce the CPU load in processing protocols, and then higher layers could be processed by software. These technologies result in an IP to make terminal devices in the distributed control systems. Therefore, many digital logics as well as communication logics can be implemented onto SOC(System On a Chip) and it could be applied to various fieldbus-related areas.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.85-95
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• 2000

FIR 디지털 필터는 DSP에서 사용되는 중요한 회로 중에 하나이며, 보다 효율적인 연산을 위한 여러 가지 구조가 제안되었다. 본 논문에서는 필터 연산을 고속으로 수행하면서도 면적을 줄일 수 있는 필터 구조를 제안한다. Transposed 구조를 적용하여, 고속의 연산이 가능토록 하는 기본 구조를 사용하였다. 여기에, 이중 경로 레지스터 라인이라는 두 개의 연산 패스가 존재하여 다양한 종류의 필터 연산이 가능하며, 이 필터를 연속적으로 이어 사용할 수 있는 cascade 구조도 지원한다. Truncated Booth 곱셈기라는 면적 절약형 곱셈기를 사용하여 회로 크기를 줄일 수 있었다. 이중 경로 레지스터 라인과 truncated 곱셈기를 사용하여 주어진 조건에 최적화된 필터를 설계할 경우에 회로의 크기가 더 줄어 들수 있음을 확인하였다.

• 한국공작기계학회:학술대회논문집
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• 한국공작기계학회 2003년도 추계학술대회
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• pp.201-206
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• 2003

In this paper, it is presented a new technique to the design and real-time implementation of fuzzy control system based-on digital signal processors in order to improve the precision and robustness for system of industrial robot. Fuzzy control has emerged as one of the most active and fruitful areas for research in the applications of fuzzy set theory, especially in the real of industrial processes. In this thesis, a self-organizing fuzzy controller for the industrial robot manipulator with a actuator located at the base is studied. A fuzzy logic composed of linguistic conditional statements is employed by defining the relations of input-output variable of the controller, In the synthesis of a FLC, one of the most difficult problems is the determination of linguistic control rules from the human operators. To overcome this difficult, SOFC is proposed fir a hierarchical control structure consisting of basic level and high level that modify control rules. The proposed SOFC scheme is simple in structure, fast in computation and suitable for implementation of real-time control. Performance of the SOFC is illustrated by simulation and experimental results for robot with eight joints.