• 한국통신학회논문지
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• 제24권7A호
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• pp.1028-1035
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• 1999

burst-mode TDMA 시스템에 사용되는 모뎀에서는, 데이터 전송효율을 증가시키면서 동시에 만족할만한 BER 성능을 얻기 위해서, 반송파 포착(acquisition)성능 및 추적(tracking)성능이 우수하여야 한다. 본 논문에서는 이를 위한 새로운 결정지향 반송파 복원(decision-directed carrier recovery) 알고리즘을 제안하였다. 제안한 방식은 PLL(Phase Locked Loop)을 사용하지 않기 때문에 빠른 반송파 포착이 가능하며, 가우시안 잡음이 부과된 입력신호를 수신단 전단에서 억압하는 사전 필터링(pre-filtering) 방식을 적용함으로 반송파 추적성능이 우수하다. 시뮬레이션을 통하여 제안한 방식의 BER 성능 및 포착 성능을 고찰해본 결과, 수신부에서 비교적 정확한 국부 발진기(local oscillator)를 채용하는 경우에는 기존의 방식에 비해 특히 BER 성능이 우수하였다. 이는 기존의 방식과는 달리 제안한 방식에서는 low SNR 환경에서도 cycle slip이 거의 발생하지 않는 장점이 있기 때문이다.

• 한국지능시스템학회논문지
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• 제14권1호
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• pp.63-68
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• 2004

본 논문은 영상검지기를 이용하여 도로상에서 주행하는 차량의 움직임 추적 시스템에 필요한 탐지방법과 이동궤적을 추적하는 방법을 제안하여 차량의 움직임을 추적하는 시스템을 구현하였다. 도로상에서 주행하는 차량의 움직임을 측정하는 이유는 지능형 교통 시스템의 첨단교통관제에 필요한 정보를 제공한 수 있으며, 기존에 설치되어진 매설식 루프 검지기가 가지는 유지보수의 문제를 해결할 수 있다. 본 논문에서는 양방향 도로에서 주행하는 차량의 물체 탐지를 위하여 차영상 분석법을 기반으로 하였다. 이는 도로의 주변 환경이 빠르게 변화하기 때문에 배경영상을 사용하는 방법은 적합하지 않기 때문이다. 본 논문에서는 칼만필터와 이노베이션을 사용한 가변 탐색영역으로 차량의 이동 궤적을 추적하였다. 가변 탐색영역을 사용한 이유는 기존에 제한된 검색영역을 이용한 방법에서 나타나 질 수 있는 차량의 이동 속도 및 궤적의 변화에 따른 문제를 해결 할 수 있기 때문이다. 실험 결과 제한된 검색영역을 사용하는 방식보다 제안하는 방법이 우수한 성능을 보임을 알 수 있었다.

• 한국세라믹학회지
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• 제49권6호
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• pp.592-600
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• 2012

Conventional methods for preparing ceramic bodies, such as cold isostatic pressing, gypsum-mold slip casting, and filter pressing are not completely suitable for fabricating large and thick ceramic plates owing to disadvantages of these processes, such as the high cost of the equipment, the formation of density gradients, and differential shrinkage during drying. These problems can be avoided by employing a pressure-vacuum hybrid slip casting approach that considers not only by the compression of the aqueous slip in the casting room (pressure slip casting) but also the vacuum sucking of the dispersion medium (water) around the mold (vacuum slip casting). We prepared the alumina formed bodies by means of pressure-vacuum hybrid slip casting with stepwise pressure loading up to 0.5 MPa using a slip consisting of 40 vol% solid, 0.6 wt% APC, 1 wt% PEG, and 1 wt% PVA. After drying the green body at $30^{\circ}C$ and 80% RH, the green density of the alumina bodies was about 56% RD. The sintered density of an alumina plate created by means of sintering at $1650^{\circ}C$ for 4 h exceeded 99.8%.This method enabled us to fabricate a $110{\times}110{\times}20$ mm alumina plate without cracks and with a homogeneous density, thus demonstrating the possibility of extending the method to the fabrication of other ceramic products.

• Journal of Electrical Engineering and Technology
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• 제13권3호
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• pp.1251-1264
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• 2018

The systematic and effective design method of a Class-D current-source resonant inverter for use in an induction cooker with zero-ripple line current is presented. The design procedure is based on the principle of the Class-D current-source resonant inverter with a simplified load network model that is a parallel equivalent circuit. An induction load characterization is obtained from a large-signal excitation test-bench based on parallel load network, which is the key to an accurate design for the induction cooker system. Accordingly, the proposed scheme provides a systematic, precise, and feasible solution than the existing design method based on series-parallel load network under low-signal excitation. Moreover, a zero-ripple condition of utility-line input current is naturally preserved without any extra circuit or control. Meanwhile, a differential-mode input electromagnetic interference (EMI) filter can be eliminated, high power quality in utility-line can be obtained, and a standard-recovery diode of bridge-rectifier can be employed. The step-by-step design procedure explained with design example. The devices stress and power loss analysis of induction cooker with a parallel load network under large-signal excitation are described. A 2,500-W laboratory prototype was developed for $220-V_{rms}/50-Hz$ utility-line to verify the theoretical analysis. An efficiency of the prototype is 96% at full load.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 한국수산과학회지
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• 제35권2호
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• pp.115-121
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• 2002

R plasmid의 분포와 새로운 conjugation 방법 개발을 위하여, 한국의 남해안과 동해안의 양식현장의 어류질병관련 세균으로부터 항균제 다제 내성균을 분리하였다. 분리균 134종에서 10균주가 chlorarnphenicol, tetracycline, streptomycin, ampicillin, colistin, nalidixic acid, oxolinic acid, kanamycin 등에 대한 다제내성의 특성을 가지고 있었으며 이중 V. damsela JE1 한 균주는 chloram-phenicol과 tetracycline에 대한 내성전달 특성을 갖는 R plasmid 와 ampicillin과 kanamycin에 대한 유전자를 chromosome 등에 함유하고 있었다. 분리된 어병세균의 다제내성 특성이 R plasmid에 기인하는 것인지의 확인은 다양한 장내세균의 선택배지로 최근 개발된 CC 배지에서 각기 다른 균주들이 나타내는 증식여부 또는 집락 색깔의 차이를 이용하여 donor, recipient 그리고 transconjugant를 구별할 수 있는 방법을 적용하였다. Conjugation의 최적화를 위해 여러 가지 조건을 비교한 결과, V. damsela JE1의 R plasmid의 전달은 filter mating법을 사용하는 것이 broth mating법보다 약 100배 이상의 높은 성공률을 보여 주었으며 이때 사용온도는 30$^{\circ}C$ 이상, mating 시간은 24시간에서 가장 높은 전달 빈도를 나타내었다. R plasmid를 함유한 V. damsela JE1이 분리된 4개월 후, 동일 양식장의 동일 그룹의 넙치 장내세균에서 분리한 다제내성균 Sphingomonas sp. 3균주는 V. damsela JE1에서 분리된 것과 같은 크기의 R plasmid를 함유하고 있었으며, 그 특성 또한 V. damsela JE1의 R plasmid와 마찬가지로 다제 내성 중 Cm과 Tc에 대한 유전자만이 recipient로 전달되어 장내 세균총이 R plasmid의 reservoir로서의 역할을 하고 있음을 확인하였다.

• 방송공학회논문지
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• 제1권2호
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• pp.176-187
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• 1996

본고는 로보트 팔의 선단에 부착된 카메라에 의하여 촬영된 일련의 스테레오 영상을 이용하여 운동물체의 3차원 자세 (위치와 방향)를 정확히 추정하는 방법을 다룬다. 본고는 이미 발표된 바 있는 연구결과를 확장한 것으로서[1], 2차원 영상의 측정잡음 뿐만아니라[1], 또한 로보트 팔의 죠인트 각도의 랜덤잡음이 함께 존재할 경우 world 좌표계 (또는 로보트 기지좌표계)를 기준으로 한 운동물체의 3차원 자세의 추정에 중점을 둔다. 이를 위하여, 다음 사항에 근거하여 선형 Kalman 필터를 유도한다. (1) 2차원 영상의 측정잡음이 3차원 공간으로 전파되는 것을 분석함으로써, 이에 기인한 물체좌표계의 방향오차를 카메라 좌표계를 기준으로 하여 모델링한다; (2) 죠인트 각도 오차에 의한 로보트 선단좌표계의 방향오차를 (1)의 결과와 결합하여 extended Jacobian matrix를 유도한다; 그리고 (3) 본질적으로 비선형인 물체의 회전운동을 quaternion을 도입함으로써 선형화 한다. 운동 파라메터는 추정된 quaternion으로부터 반복 최소자승 방법을 이용하여 계산된다. 모의실험 결과, 추정오차가 상당히 감소되고, 실제의 운동 파라메터가 참 값으로 정확히 수렴함을 알 수 있다.

• 전자공학회논문지
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• 제50권8호
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• pp.83-93
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• 2013

통계적 신호 전송에 관한 위너의 MMSE와 정보이론 관점에서 처음으로 증명한 샤논의 상호 정보량을 비교함으로서 둘 사이의 관련성을 연구하였다. 위너가 신호 전송에서 보려했던 것은 잡음이 존재하는 채널에서 복원하려는 신호의 전송 품질의 근본적 극한(limit)를 계산해내려는 것이라 해석할 수 있다. 반면, 샤논은 엔트로피 개념을 적용하여 상호 정보에 대한 불확실성의 차를 최대화로 하는 전송 정보량의 근본적 상한(upper bound)의 극한(limits)을 계산을 계산하려는 것이라 해석할 수 있다. 본 논문의 관심은 샤논의 점 대 점 채널 용량의 근본적 극한을 계산하는 샤논의 공식을 유도함에 있어 위너의 최소 평균 자승 오차(MMSE) 컴바이너에 의한 최적 위너 필터를 사용했을 때 위너의 MMSE와 샤논의 상호 정보량이 미적분관계로 연결되어 있음을 확인하는 것이며, 위너 필터의 MMSE 와 샤논의 상호 정보량이 만나는 점에서 대역 효율성의 상한과 에너지 효율성의 하한을 계산하였다. mod-${\Lambda}$ AWGN 채널 모델에 의한 적절한 성형 격자 ${\Lambda}$의 선택과 ${\alpha}$의 MMSE 추정에 의해 격자형 부호 방식이 샤논의 원래 채널 용량 극한에 미치게 됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.