고전적인 결정적 테스팅 방법은 명세와 프로그램의 동치 관계를 기반으로 병행 프로그램의 수행 경로를 제어한다. 따라서, 주어진 시퀀스를 직접 구현하지 않고, 그와 의미적으로 동일한 다른 시퀀스를 구현한 프로그램에 대해서는 결정적 테스팅 방법을 적용하기 어렵다. 이를 해결하기 위해서, 우리는 테스트 시퀀스와 의미적으로 동일한 모든 시퀀스들을 허용하는 동치 집합 오토마타를 이용한 오토마타 기반 테스팅 방법을 제안하였었다. 이 논문에서는 Java 다중 스레드 프로그램에 대한 오토마타 기반 테스팅 환경을 제안하고, 테스팅 환경 내의 테스트 수행 지원 도구를 설계하고 구현하는 방법을 제안한다. 테스트 수행 지원 도구에서는 주어진 Java 다중 스레드 프로그램을 오토마타 기반의 결정적 테스팅 방법이 적용된 프로그램으로 변환하고, 이 변환된 프로그램을 수행함으로써 테스트의 결과를 알 수 있다. 이를 위해서 테스트 수행 지원 도구 내에서 동치 집합 오토마타를 생성하는 오토마타 생성기와 프로그램의 수행을 제어하기 위한 재연 제어기를 설계하고 구현한다. 그리고, 가스 충전소 예제를 이용하여 오토마타 기반의 결정적 테스팅의 과정 및 효과를 기술한다.
본 논문은 SOC의 테스트 데이터 압축과 전력소비를 단축시키기 위한 효율적인 스캔 테스트 방법을 제안한다. 제안된 테스트 방법은 deterministic 테스트 데이터와 그 출력응답을 분석하여 출력응답의 일부분이 차기에 입력될 테스트 데이터로 재사용될 수 있는지를 결정한다. 실험결과, 비압축된 deterministic 입력 테스트 데이터와 그 응답간에 높은 유사도가 있음을 알 수 있다. 제안된 테스트 방법은 ISCAS'89 벤치마크 회로를 대상으로 소요되는 클럭 시간을 기준으로 평균 29.4%의 전력소비단축과 69.7%의 테스트 데이터 압축을 가져온다.
이 논문에서는 병행 프로그램을 테스팅하기 위해 오토마타에 기반을 둔 새로운 결정적 수행방법을 제시한다. 이 논문에서는 제안한 방법은 부분 순서 방법에서 상태 폭발 문제를 해결하기 위해 사용되는 이벤트 독립 개념을 사용하여 주어진 이벤트 시퀸스와 의미적으로 동일한 시퀸스들을 받아들이 수 있는 오토마타를 구축한다. 따랏 프로그램이 주어진 시퀀스를 직접적으로 구현하지 않았다 할지라도 그 와 의미적으로 동일한 대안 시퀀스가 존재한다면 프로그램의 실행을 허락한다. 이 방법의 장점을 프로그램이 명세에 기술된 대로 정확하게 구현되어있지 않은 상황에서도 적용할수 있다는 점이다.
There are many uncertainties in structural failures or structures, so probabilistic failure cause assessment should be performed in order to consider the uncertainties. However, in many cases of forensic engineering, the failure cause assessments are performed by deterministic approach though number of uncertainties are existed in the failures or structures. Thus, deterministic approach may have possibility for leading to unreasonable and unrealistic failure cause assessment due to ignorance of the uncertainties. Therefore, probabilistic approach is needed to complement the shortcoming of deterministic approach and to perform the more reasonable and realistic failure cause assessment. In this study, reliability-based failure cause assessment (reliability based forensic engineering) is performed, which can incorporate uncertainties in failures and structures. For more practical application, the modified ETA technique is proposed, which automatically generates the defected structural model, performs structural analysis and reliability analysis, and calculates the failure probabilities of the failure events and the occurrence probabilities of the failure scenarios. Also, for more precise reliability analysis, uncertainties are estimated more reasonably by using bayesian approach based on the experimental laboratory testing data in forensic report.
JSTS:Journal of Semiconductor Technology and Science
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제15권3호
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pp.397-403
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2015
This paper presents a new SOC test compression scheme in Embedded Deterministic Test (EDT) compression environment. Compressed test data is brought over the TAM from the tester to the cores in SOC and decompressed in the cores. The proposed scheme allows cores tested at the same time to share some test channels. By sharing free variables in these channels across test cubes of different cores decompressed at the same time, high encoding efficiency is achieved. Moreover, no excess control data is required in this scheme. The ability to reuse excess free variables eliminates the need for high precision in matching the number of test channels with the number of care bits for every core. Experimental results obtained for some SOC designs illustrate effectiveness of the proposed test application scheme.
프로토콜을 명세할때 결정적 유한상태기계(Deterministic Finite State Machine)가 프로토콜의 제어 흐름을 쉽게 나타낼 수 있어서 시험항목 생성시 주로 사용되었으나, 실제의 프로토콜들은 한개의 입력에 의해서 한개 이상의 상태로 천이가 발생하는 비결정성(Nondterminism)문제들을 내포할 수 있으므로 결정적 유한상태기계로는 비결정성 문제를 처리할 수 없다. 따라서 본 논문에서는 프로토콜을 먼저 프로토콜의 비결정성 특성을 잘 나타낼 수 있는 비결정적 유한상태기계(Nondeterministic FSM)로 나타내고, 이를 결정적 유한상태기계를 변환하기 위한 알고리즘을 제시하였다.
The Single TTCN has been broadly used to describe the ATS(Abstract Test Suite) for the protocol confronance testing. But if the single TTCN is used to test the multi-party protocol with the non-deterministic factors, then huge amount of test notations are needed and also it is hard to understand the ATS. Therefore, the concurrent TTCN was proposed to solve these problems and the study in progress. In this paper, we did investigate and compare the characteristics of esisting single TTCN with those of the concurrent TTCN. In order to develop the ATS of the Q.2971 which is B-ISDN call/connection control protocol, the testing model was defined and the concurrent factors were extracted according to that model. As a result, we could verify the usefulness of the confcurrent TTCN.
Research reactors for radioisotope production, fuel and material testing and research activities are designed, constructed and operated based on the society's needs. In this study, neutronic and thermal hydraulic design of a high neutron flux research reactor core for radioisotope production is presented. Main parameters including core excess reactivity, reactivity variations, power and flux distribution during the cycle, axial and radial power peaking factors (PPF), Pu239 production and minimum DNBR are calculated by nuclear deterministic codes. Core calculations performed by deterministic codes are validated with Monte Carlo code. Comparison of the neutronic parameters obtained from deterministic and Monte Carlo codes indicates good agreement. Finally, subchannel analysis performed for the hot channel to evaluate the maximum fuel and clad temperatures. The results show that the average thermal neutron flux at the beginning of cycle (BOC) is 1.0811 × 1014 n/㎠-s and at the end of cycle (EOC) is 1.229 × 1014 n/㎠-s. Total Plutonium (Pu239) production at the EOC evaluated to be 0.9487 Kg with 83.64% grade when LEU (UO2 with 3.7% enrichment) used as fuel. This designed reactor which uses LEU fuel and has high neutron flux and low plutonium production could be used for peaceful nuclear activities based on nuclear non-proliferation treaty concepts.
Combinatorial testing has been an active research area in recent years. One challenge in this area is dealing with the combinatorial explosion problem, which typically requires a very expensive computational process to find a good test set that covers all the combinations for a given interaction strength (t). Parallelization can be an effective approach to manage this computational cost, that is, by taking advantage of the recent advancement of multicore architectures. In line with such alluring prospects, this paper presents a new deterministic strategy, called multicore modified input parameter order (MC-MIPOG) based on an earlier strategy, input parameter order generalized (IPOG). Unlike its predecessor strategy, MC-MIPOG adopts a novel approach by removing control and data dependency to permit the harnessing of multicore systems. Experiments are undertaken to demonstrate speedup gain and to compare the proposed strategy with other strategies, including IPOG. The overall results demonstrate that MC-MIPOG outperforms most existing strategies (IPOG, IPOF, IPOF2, IPOG-D, ITCH, TConfig, Jenny, and TVG) in terms of test size within acceptable execution time. Unlike most strategies, MC-MIPOG is also capable of supporting high interaction strengths of t > 6.
This paper proposes a new test generation method. Most of the test generation methods are gate-level based, but our scheme is VHDL based, especially in other word, behavioral-level based. Our test pattern generation method uses software test method. And we generate deterministic test pattern with this method. The purpose of our method is to reduce the time and effort to generate the test patterns for the end-product test of IC.
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[게시일 2004년 10월 1일]
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