• 한국인터넷방송통신학회논문지
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• 제16권5호
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• pp.151-156
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• 2016

IoT 기술이 발전하면서 주변 환경 정보 수집을 위해 사용 가능한 센서는 종류와 수가 급격히 증가하고 있다. 센서의 종류가 늘어나면서 IoT 제품 및 서비스를 개발하기 위해 적합한 센서 노드를 선정하고 테스트하기 위한 효율적인 시스템의 필요성이 증가하고 있다. 본 연구에서는 IoT 서비스 및 제품 개발 기간 단축을 위한 센서 시험 운용 시스템을 제안한다. 제안하는 시스템은 IoT 센서 노드의 성능 및 기능 범위를 시험하여 제품 및 서비스의 빠른 프로토타이핑에 활용된다. 이를 위해 IoT 센서 시험 운용 시스템의 요구사항을 분석하고, 기능 요소별 설계를 기반으로 시스템을 설계한다. 마지막으로 시험 어플리케이션을 구현하여 설계한 시스템의 기능 요소를 테스트한다.

• 한국정보과학회논문지:정보통신
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• 제28권3호
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• pp.297-308
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• 2001

본 논문에서는 SDT를 이용하여, WAP 포럼에서 제안한 WTP 프로토콜을 설계, 검증 및 구현하였다. 이를 위하여 무선 트랜잭션 프로토콜을 형식 명세 언어인 SDL로 모델링하였으며, UDP 플랫폼상에서 동작하는 무선 트랜잭션 프로토콜 소프트웨어를 생성하기 위한 환경함수를 설계 및 구현하였다. 또한, 무선 트랜잭션 프로토콜 서비스를 사용하여 통신 응용 프로그램을 작성할 수 있도록 개발 환경을 제공하기 위해 응용프로그래밍 인터페이스를 설계하였다. 그리고 시험 도구인 ITEX를 이용하여 구현된 프로토콜이 규격에 일치하여 동작하는지 검사하는 적합성 시험을 수행하였다. 이를 위하여 시험 언어인 TTCN으로 추상적 시험 스위트를 작성하였고 시험 언어 컴파일러를 이용하여 실행 가능한 시험 스위트를 생성하였다.

• Journal of Communications and Networks
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• 제8권4호
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• pp.378-390
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• 2006

Many distributed applications build overlays on top of the Internet. Several unsolved issues at the network layer can explain this trend to implement network services such as multicast, mobility, and security at the application layer. On one hand, overlays creating basic topologies are usually limited in flexibility and scalability. On the other hand, overlays creating complex topologies require some form of application level addressing, routing, and naming mechanisms. Our aim is to design an efficient and robust addressing, routing, and naming infrastructure for these complex overlays. Our only assumption is that they are deployed over the Internet topology. Applications that use our middleware will be relieved from managing their own overlay topologies. Our infrastructure is based on the separation of the naming and the addressing planes and provides a convergence plane for the current heterogeneous Internet environment. To implement this property, we have designed a scalable distributed k-resilient name to address binding system. This paper describes the design of our overlay infrastructure and presents performance results concerning its routing scalability, its path inflation efficiency and its resilience to network dynamics.

• 한국시뮬레이션학회논문지
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• 제17권4호
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• pp.21-27
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• 2008

본 논문은 HFC망을 고도화하기 위해 기존의 DOCSIS 규격에 채널-결합방식을 도입한 DOCSIS 3.0 기반 망에서 상향 스트림 패킷을 효율적으로 전송할 수 있는 상향대역 할당 시뮬레이터를 설계하고 구현한다. 다수의CM들이 경쟁 구간을 통해 대역할당을 요청하기 때문에 발생하는 충돌을 최소화할 수 있는 충돌 해소 및 경쟁 구간 설정 알고리즘을 시뮬레이션하고 결과를 분석한다. OPNET 기반의 DOCSIS 시뮬레이터를 개발하기 위해 DOCSIS 3.0의 MAC 프레임 구조를 정의하고 채널-결합 방식을 사용하는 CM과 사용하지 않는 CM을 구현한다. 또한 DOCSIS 망의 핵심 구성 요소인 CMTS 노드와 CM 노드, 각 노드의 프로세스를 모델링하고 구현한다. 개발된 시뮬레이터를 기반으로 상향대역 할당 알고리즘의 성능을 비교 평가한다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1488-1494
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• 2008

본 논문은 대역폭에 제약을 받지 않는 우주 통신용에 사용할 목적으로 도플러에 강인한 저 전력 비동기 FSK 수신기를 FPGA로 구현한 논문이다. 사용한 비동기 FSK 수신기는 심볼 검출을 하기 위해 16점 FFT를 이용하며 데이터의 주 속도는 10kbps이고 도플러에 강인하고 전력 효율과 신뢰성을 얻기 위해 디지털 회로로 설계된다. 또한 CORDIC 알고리듬을 이용하여 FFT 연산 시 사용되는 복소 승산을 가산기 및 천이기로 대체하여 저전력화 하였다. 설계 시스템의 검증을 하기 위해 먼저 Simulink로 시뮬레이션 하여 성능을 확인하고Xilinx사의 System Generator를 이용하여 FPGA 구현하여 성능을 비교 검증하였다. 결과적으로 Simulink 결과와 FPGA 구현 결과가 표6과 표7에 의해 잘 일치함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.531-532
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• 2006

This paper presents our implemented, synthesized and tested on demand and partial reconfiguration approaches for FIR filters using Xilinx Virtex FPGAs. Our scope is to implement a low-power, area-efficient autonomously reconfigurable digital signal processing architecture that is tailored for the realization of arbitrary response FIR filters on Xilinx Virtex4 FPGAs. The implementation of design addresses area efficiency and flexibility allowing dynamically inserting and/or removing the partial modules to implement the partial reconfigurable FIR filters with various taps. This partial reconfigurable FIR filter design shows the configuration time improvement, good area efficiency and flexibility by using the dynamic partial reconfiguration method.

• Journal of Communications and Networks
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• 제4권2호
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• pp.81-89
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• 2002

In this paper, we design and implement an efficient fair off-line electronic cash system based on Elliptic Curve Discrete Logarithm Problem (ECDLP), in which the anonymity of coins is revocable by a trustee in case of dispute. To achieve this, we employ the Petersen and Poupard s electronic cash system [1] and extend it by using an elliptic curve over the finite field GF($2^n$). This naturally reduces message size by 85% compared with the original scheme and makes a smart card to store coins easily. Furthermore, we use the Baek et al. s provably secure public key encryption scheme [2] to improve the security of electronic cash system. As an extension, we propose a method to add atomicity into new electronic cash system. To the best of our knowledge, this is the first result to implement a fair off-line electronic cash system based on ECDLP with provable security.

• 산업경영시스템학회지
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• 제30권4호
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• pp.133-140
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• 2007

This study aims to design and implement a learning evaluation system using .NET which is developed by Microsoft. .NET technology supports higher processing speed than ASP technology. The learning evaluation system is based on the web, consists of administrator module, questioner module and student module. The functions of the system, i.e., providing test questions, performing test, and evaluating result of test are achieving on the web in real time. Even when many users use this system, the system is stable and has a speed response time.

• 정보관리학회지
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• 제11권1호
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• pp.167-187
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• 1994

본 연구에서는 연세대학교 중앙도서관을 대상으로 하여, 대학도서관의 수작업 수서업무를 구조적 분석기법에 의해 분석하고, 이를 토대로 새로운 전산화 시스템의 모형을 설계하여, 이를 실제 업무적용을 위한 새로운 시스템으로 구현하였다. 그결과, 기존의 전산화 패키지의 기본루틴과 새로이 설계한 전산화 시스템과 그 내용이 유사해졌으므로 발주, 입수의 기본적인 처리는 전산화 패키지를 통하여 수행하고, 기타 출력물과 통계 및 회계처리 부분은 등록관리 서브시스템, 회계관리 서브시스템, 출력관리 서브시스템으로 추가 개발하여 구현하였다. 이러한 서브시스템들은 현재 토탈시스템인 수서업무 시스템과 연계되어 효과적인 업무처리가 가능하게 되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.224-227
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• 1999

This paper presents a design of the real-time preprocessor for CMOS image sensor suitable to the digital camera applications. CMOS image sensor offers some advantages in on-chip integration, system power reduction, and low cost. However, it has a lower-quality image than CCDs. We describe an image enhancement algorithm, which includes color interpolation, color correction, gamma correction, sharpening, and automatic exposure control, to compensate for this disadvantage, and present its efficient hardware architecture to implement on the real-time processor. The presented real-time preprocessor was designed using VHDL, and it contains about 19.2K logic gates. We also implement our system on FPGA chips in order to provide the real-time adjustment and it was successfully tested.