• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.31-36
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• 2015

전자소자의 다기능, 고밀도, 고성능, 그리고 소형화는 전자 패키지 기술에 초미세 피치 플립 칩, 3D 패키지, 유연 패키지, 등 새로운 기술 패러다임 전환을 가져왔으며, 이로 인해 패키지 된 칩의 열 관리는 소자의 성능을 좌우하는 중요한 요소로 대두되고 있다. Heat sink, heat spreader, TIM, 열전 냉각기, 등 많은 소자 냉각 방법들 중 본 연구에서는 냉매를 이용한 on-chip 액체 냉각 모듈을 Si 웨이퍼에 제작하고, 마이크로 채널 디자인에 따른 냉각 효과를 분석하였다. 마이크로 채널은 딥 반응성 이온 에칭을 이용하여 형성하였고, 3 종류 디자인(straight MC, serpentine MC, zigzag MC)으로 제작하여 마이크로 채널 디자인이 냉각 효율에 미치는 영향을 관찰하였다. 가열온도 $200^{\circ}C$, 냉매 유동속도 150 ml/min의 경우에서 straight MC가 약 $44^{\circ}C$의 높은 냉각 전후의 온도 차를 보였다. 냉매의 흐름과 상 변화는 형광현미경으로 관찰하였으며, 냉각 전후의 온도 차는 적외선현미경을 이용하여 분석하였다.

• Journal of Welding and Joining
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• 제24권2호
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• pp.64-70
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• 2006

The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.27-31
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• 2015

고성능 소자의 전력밀도가 증가함에 따라 소자의 열 관리는 주요 핵심 기술로 부각되었고, 기존의 heat sink나 TIM(thermal interface material)으로는 소자의 열 문제를 해결하는데 한계가 있다. 이에 최근에는 열 유속(heat flux)을 증가시키고자 액체 냉각 시스템에 관한 연구가 활발히 진행되고 있으며, 본 연구에서는 TSV(through Si via)와 microchannel을 이용하여 칩 레벨 액체 냉각 시스템을 제작하고 시스템의 냉각 특성을 분석하였다. TSV와 microchannel은 Si 웨이퍼에 DRIE(deep reactive ion etching)을 이용하여 공정하였고, 3가지 다른 형상의 TSV를 제작하여 TSV 형상이 냉각 효율에 미치는 영향을 분석하였다. TSV와 microchannel 내 액체흐름 형상은 형광현미경으로 관찰하였고, 액체 냉각에 대한 효율은 실온에서 $300^{\circ}C$까지 시편을 가열하면서 적외선현미경을 이용하여 온도를 측정 분석하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.21-28
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• 1999

Deep Submicron 영역에서 요구되는 고성능 소자로서 자기-정렬된 ESD(Elevated Source/Drain)구조의 MOSFET을 제안하였다. 제안된 ESD 구조는 일반적인 LDD(Lightly-Doped Drain)구조와는 달리 한번의 소오스/드레인 이온주입 과정이 필요하며, 건식 식각 방법을 적용하여 채널의 함몰 깊이를 조정할 수 있는 구조를 갖는다. 또한 제거가 가능한 질화막 측벽을 최종 질화막 측벽의 형성 이전에 선택적인 채널 이온주입을 위한 마스크로 활용하여 hot-carrier 현상을 감소시켰으며, 반전된 질화막 측벽을 사용하여 기존이 ESD 구조에서 문제시될 수 있는 자기-정렬의 문제를 해결하였다. 시뮬레이션 결과, 채널의 함몰 깊이 및 측벽의 넓이를 조정함으로써 충격이온화율(ⅠSUB/ID) 및 DIBL(Drain Induced Barrier Lowering) 현상을 효과적으로 감소시킬 수 있고, 유효채널 길이에 따라 차이가 있으나 두 번의 질화막 측벽을 사용함으로써 hot-carrier 현상이 개선될 수 있음을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2000년도 춘계학술대회 논문집
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• pp.1051-1054
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• 2000

We developed the micro CSF (celebrospinal fluid) shunt valve with surface and bulk micromachining technology in polymer MEMS. This micro CSF shunt valve was formed with four micro check valves to have a membrane connected to the anchor with the four bridges. The up-down movement of the membrane made the CSF on & off and the valve characteristic such as open pressure was controlled by the thickness and shape of the bridge and the membrane. The membrane, anchor and bridge layer were made of the $O_2$ RIE (reactive ion etching) patterned Parylene thin film to be about 5~10 microns in thickness on the silicon wafer. The dimension of the rectangular nozzle is 0.2＊0.2 $\textrm{mm}^2$ and the membrane 0.45 mm in diameter. The bridge width is designed variously from 0.04 mm to 0.12 mm to control the valve characteristics. To protect the membrane and bridge in the CSF flow, we developed the packaging system for the CSF micro shunt valve with the deep RIE of the silicon wafer. Using this package, we can control the gap size between the membrane and the nozzle, and protect the bridge not to be broken in the flow. The total dimension of the assembled system is 2.5＊2.5 $\textrm{mm}^2$ in square, 0.8 mm in height. We could precisely control the burst pressure and low rate of the valve varing the design parameters, and develop the whole CSF shunt system using this polymer MEMS fabricated CSF shunt valve.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.12.2-12.2
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• 2010

반도체 소자, 바이오 센서, 태양전지 등에서 집적도 및 소자 성능 향상을 위해서 최근 실리콘 소재를 위주로 한 수직 정렬형 와이어 어레이와 같은 3차원 구조의 소재에 대한 연구가 많이 진행되고 있다. 깊은 반응성 이온 식각법(DRIE: Deep Reactive Ion Etching)과 같은 건식 식각법으로 종횡비가 높은 실리콘 와이어 어레이를 제작할 수 있지만 시간과 공정비용이 많이 소요된다는 단점이 있고 양산성이 없다. 이를 극복하기 위해서 VLS (Vapor-Liquid-Solid)방법이 연구되고 있지만 촉매로 사용되는 금속의 오염으로 인한 소자 성능의 저하를 피할 수가 없다. 본 연구진에서 연구하는 있는 전기화학적 식각법을 사용하면 이러한 문제를 극복하고 매우 정렬이 잘 된 실리콘 와이어 어레이를 제작할 수 있으며 최적 조건을 정립하면 균일하고 재현성 있는 다양한 종횡비의 기판 수직형 실리콘 와이어 어레이를 제작할 수 있다. 또한, 귀금속 촉매 식각법은 금속 촉매를 사용하여 식각을 하지만 VLS 방법과 달리 Top-down 방법을 사용하기 때문에 최종 공정에서 용액에 담구어 귀금속을 식각하여 제거 하면 귀금속 촉매가 실리콘을 오염시키는 일은 배제할 수 있다. 귀금속 촉매 식각법의 경우 사용되는 촉매의 다양화, 포토리소그래피 방법, 그리고 식각 용액의 조성 변화에 따라 다양한 형상의 와이어 어레이를 제작할 수 있으며 이에 대한 결과를 소개하고자 한다. 3차원 실리콘 와이어 어레이를 사용하여 동심원형 p-n접합 와이어 어레이를 제작하면 소수캐리어의 확산거리가 짧아도 짧은 동심원 방향으로 캐리어를 포집할 수 있고 태양광의 입사는 와이어 어레이의 수직 방향이므로 태양광의 흡수도 효율적으로 할 수 있기 때문에 실리콘의 효율 향상을 달성할 수 있다. 이에 대한 본 연구진의 연구결과 및 최근 연구 동향을 발표하고자 한다.

• 센서학회지
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• 제22권2호
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• pp.130-135
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• 2013

This study proposed a noble process to fabricate TSV (Through Silicon Via) structure which has lower cost, shorter production time, and more simple fabrication process than plating method. In order to produce the via holes, the Si wafer was etched by a DRIE (Deep Reactive Ion Etching) process. The via hole was $100{\mu}m$ in diameter and $400{\mu}m$ in depth. A dielectric layer of $SiO_2$ was formed by thermal oxidation on the front side wafer and via hole side wall. An adhesion layer of Ti and a seed layer of Au were deposited. Soldering process was applied to fill the via holes with solder paste and metal powder. When the solder paste was used as via hole metal line, sintering state and electrical properties were excellent. However, electrical connection was poor due to occurrence of many voids. In the case of metal powder, voids were reduced but sintering state and electrical properties were bad. We tried the via hole filling process by using mixing solder paste and metal powder. As a consequence, it was confirmed that mixing rate of solder paste (4) : metal powder (3) was excellent electrical characteristics.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 춘계학술발표대회
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• pp.28.1-28.1
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• 2009

The superior properties of ZnO such as high exciton binding energy, high thermal and chemical stability, low growth temperature and possibility of wet etching process in ZnO have great interest for applications ranging from optoelectronics to chemical sensor. Particularly, vertically well-aligned ZnO nanorods on large areas with good optical and structural properties are of special interest for the fabrication of electronic and optical nanodevices. Currently, low-dimensional ZnO is synthesized by metal-organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), thermal evaporation, and sol.gel growth. Recently, our group has been reported about achievement the growth of Ga-doped ZnO nanorods using ZnO seed layer on p-type Si substrate by RF magnetron sputtering system at high rf power and high growth temperature. However, the crystallinity of nanorods deteriorates due to lattice mismatch between nanorods and Si substrate. Also, in the growth of oxide using sputtering, the oxygen flow ratio relative to argon gas flow is an important growth parameter and significantly affects the structural properties. In this study, Phosphorus (P) doped ZnO nanorods were grown on c-sapphire substrates without seed layer by radio frequency magnetron sputtering with various argon/oxygen gas ratios. The layer change films into nanorods with decreasing oxygen partial pressure. The diameter and length of vertically well-aligned on the c-sapphire substrate are in the range of 51-103 nm and about 725 nm, respectively. The photoluminescence spectra of the nanorods are dominated by intense near band-edge emission with weak deep-level emission.

• 한국산학기술학회논문지
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• 제16권11호
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• pp.7773-7780
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• 2015

팝퍼 케틀의 국산화 개발을 위하여 기존 케틀을 분석하고, 열선 배치에 따른 열전달 해석을 통하여 케틀 국산화 개발을 위한 연구를 수행하였다. 케틀 재료 분석을 위한 시편을 제작하고 Polishing 및 Etching을 수행하였다. SEM을 이용하여 시편의 표면을 관찰하여 페라이트 퍼얼라이트 재질을 디프 드로잉 방식으로 제작하였음을 파악하였다. 도금층 재질 및 두께 분석을 통해 Ni(16%)도금이 $16{\sim}49{\mu}m$임을 파악하였다. 또한 열선 배치에 따른 열전달 특성을 파악하고, 최적 열선 시스템을 개발하였다. 케틀의 장시간 작업 시간 중에 발생하는 케틀 과열 시 작동을 중지하는 제어 시스템을 제작하였다. 케틀 개발 이후 성능 평가를 수행하여 부피팽창률에 대한 평가 규격 KS G3602를 만족하였다.

• 대한금속재료학회지
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• 제48권7호
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• pp.667-673
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• 2010

Copper filling into TSV (through-silicon-via) and reduction of the filling time for the three dimensional chip stacking were investigated in this study. A Si wafer with straight vias - $30\;{\mu}m$ in diameter and $60\;{\mu}m$ in depth with $200\;{\mu}m$ pitch - where the vias were drilled by DRIE (Deep Reactive Ion Etching) process, was prepared as a substrate. $SiO_2$, Ti and Au layers were coated as functional layers on the via wall. In order to reduce the time required complete the Cu filling into the TSV, the PPR (periodic pulse reverse) wave current was applied to the cathode of a Si chip during electroplating, and the PR (pulse-reverse) wave current was also applied for a comparison. The experimental results showed 100% filling rate into the TSV in one hour was achieved by the PPR electroplating process. At the interface between the Cu filling and Ti/ Au functional layers, no defect, such as a void, was found. Meanwhile, the electroplating by the PR current showed maximum 43% filling ratio into the TSV in an hour. The applied PPR wave form was confirmed to be effective to fill the TSV in a short time.