• 대한전자공학회논문지SP
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• 제40권5호
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• pp.397-409
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• 2003

본 논문에서는 2-step 트렐리스를 하나로 통합한 Radix-4 트렐리스 병렬구조 및 역방향 상태천이의 연속적인 제어에 의한 역추적 비터비 디코더를 구현하고, 이를 초고속 무선 랜에 응용한 결과를 제시한다. Radix-4 트렐리스 병렬구조의 비터비 디코더는 throughput을 개선함과 동시에 구조가 간단하고 지연시간 및 회로의 overhead가 적은 이점이 있다. 이 특성을 기반으로, 본 논문에서는 Radix-4 트렐리스 병렬구조의 구현을 위한 가지 메트릭의 계산과 ACS의 구성, 역방향 상태천이의 연속적인 제어에 의한 역추적 복호 등으로 구성된 새로운 비터비 디코더를 제안한다. 본 제안방법의 적용으로 펑처링의 결과로 인한 가변 부호율의 복호를 통합된 하나의 디코더로 대응할 수 있으며, 부호율의 변화에 따라 별도의 부가회로나 주변제어 회로를 요구하지 않는 특성을 갖는다. 또한, 본 논문에서 제안한 역방향 상태천이의 제어에 의한 역추적 복호는 메모리 제어를 위한 별도의 회로를 추가함이 없이 ACS 사이클 타임에 정확이 동기되어 순서적인 복호를 수행할 수 있게 한다. 제안방법의 유용성을 검증하기 위해, 초고속 무선 랜 규격인 IEEE 802.11a PHY 계층의 채널부호 및 복호에 적용하고, HDL 언어로 구현한 회로의 시뮬레이션 결과를 제시한다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권3호
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• pp.1301-1312
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• 2020

Using decode-and-forward relaying in the cognitive radio networks, the spectrum efficiency can improve furthermore. The optimization algorithm of the spectrum sensing estimation time is presented for the cognitive relay networks in this paper. The longer sensing time will bring two aspects of the consequences. On the one hand, the channel parameters are estimated more accurate so as to reduce the interferences to the authorized users and to improve the throughput of the cognitive users. On the other hand, it shortens the transmission time so as to decease the system throughput. In this time, it exists an optimal sensing time to maximize the throughput. The channel state information of the sub-bands is considered as the exponentially distributed, so a stochastic programming method is proposed to optimize the sensing time for the cognitive relay networks. The computer simulation results using the Matlab software show that the algorithm is effective, which has a certain engineering application value.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.427-435
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• 2015

This paper presents a high-throughput low-complexity decoder architecture and design technique to implement successive-cancellation (SC) polar decoding. A novel merged processing element with a one's complement scheme, a main frame with optimal internal word length, and optimized feedback part architecture are proposed. Generally, a polar decoder uses a two's complement scheme in merged processing elements, in which a conversion between two's complement and sign-magnitude requires an adder. However, the novel merged processing elements do not require an adder. Moreover, in order to reduce hardware complexity, optimized main frame and feedback part approaches are also presented. A (1024, 512) SC polar decoder was designed and implemented using 40-nm CMOS standard cell technology. Synthesis results show that the proposed SC polar decoder can lead to a 13% reduction in hardware complexity and a higher clock speed compared to conventional decoders.

• Journal of Communications and Networks
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• 제9권3호
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• pp.265-273
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• 2007

This paper expands an analytical performance model of 802.11 to accurately estimate throughput and energy demand of 802.11-based wireless sensor network (WSN) when sensor nodes employ Reed-Solomon (RS) codes, one of block forward error correction (FEC) techniques. This model evaluates these two metrics as a function of the channel bit error rate (BER) and the RS symbol size. Since the basic recovery unit of RS codes is a symbol not a bit, the symbol size affects the WSN performance even if each packet carries the same amount of FEC check bits. The larger size is more effective to recover long-lasting error bursts although it increases the computational complexity of encoding and decoding RS codes. For applying the extended model to WSNs, this paper collects traffic traces from a WSN consisting of two TIP50CM sensor nodes and measures its energy consumption for processing RS codes. Based on traces, it approximates WSN channels with Gilbert models. The computational analyses confirm that the adoption of RS codes in 802.11 significantly improves its throughput and energy efficiency of WSNs with a high BER. They also predict that the choice of an appropriate RS symbol size causes a lot of difference in throughput and power waste over short-term durations while the symbol size rarely affects the long-term average of these metrics.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제35권9C호
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• pp.771-777
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• 2010

본 논문은 공간다중화 multiple input multiple output (MIMO) 시스템을 위한 새로운 신호검출 기법인 QR-OSIC with Candidates (QOC) 기법을 제안한다. 제안하는 QOC 기법은 부분적인 successive interference cancellation (SIC) 알고리즘과 maximum likelihood (ML) metric 연산을 이용하여 많은 수의 후보 심볼 벡터 없이 최적 성능과 유사한 성능을 얻는다. 제안된 QOC 기법은 hard, soft decoding 시스템에서 모두 동일한 알고리즘으로 변경없이 사용할 수 있다. 특히, soft decoding 시스템을 위한 송신 신호의 모든 비트의 log likelihood ratio (LLR)을 기존 LLR estimation 알고리즘 없이 효율적으로 생성 가능하다. 제안된 신호검출 기법은 고정된 연산복잡도를 가지며 파이프라인 구조로도 구현이 가능하므로 VLSI 구현에 효율적인 특성을 보인다. $4{\times}4$ 16-QAM MIMO 시스템을 위한 신호검출 기법을 VLSI 구현을 통하여 비교한 결과 QOC 신호검출기가 K-Best 신호검출기에 비해 27% 크기를 가지면서 하드웨어 지연은 더욱 작은 것을 확인 할 수 있다.

• 전자공학회논문지
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• 제53권4호
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• pp.48-58
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• 2016

본 논문은 GF(64) (160,80) 정규 (2,4) 비이진 LDPC 코드 복호기를 위한 높은 처리량의 병렬 아키텍처를 제안한다. 복호기의 복잡도를 낮추기 위해 체크 노드와 변수 노드의 차수가 작은 코드를 사용하며 뛰어난 에러 정정 성능을 위해 높은 위수의 유한체에서 정의된 코드를 사용한다. 본 논문은 Fully-parallel 아키텍처를 설계하고 체크 노드와 변수 노드를 interleaving하여 복호기의 데이터 처리량을 향상시켰다. 또한 체크 노드의 초기화 지연을 단축시킬 수 있는 조기 분류 기법을 제안하여 데이터 처리량을 추가로 향상시켰다. 제안된 복호기는 1 iteration에 37사이클이 소요되며 625MHz 동작주파수에서 1402Mbps의 데이터 처리량을 갖는다.

• 한국음향학회지
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• 제34권4호
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• pp.295-302
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• 2015

수중에서의 음향 통신의 성능은 신호의 다중 경로 전달과정에 의해 발생하는 지역 확산 현상으로 인하여 인접 심볼간 간섭의 영향을 받는다. 따라서, 인접 심볼 간 간섭을 제거하기 위하여 수중 통신에 적합한 등화기 기술, 채널 부호화 기술이 필요하다. 또한, 수중에서는 시변 채널의 영향으로 인해 긴 사이즈의 데이터 전송 중 채널의 변화에 따라 수신 신호의 높은 오류율을 야기 시킨다. 본 논문에서는 다중 경로 환경에서 원활한 통신과 함께 수신 신호의 성능을 향상시키기 위하여 낮은 SNR(Signal to Noise Ratio)에서 우수한 성능을 보이는 부호화 기법인 BCJR(Bahl, Cocke, Jelinek, Raviv) 기반 컨볼루션 부호와 다중 경로로 인해 왜곡된 데이터를 보상하기 위한 기법인 결정 궤환 등화기가 결합된 터보 등화기를 기반으로 제한된 대역폭 내에서 전송률을 향상시킬 수 있는 큰 사이즈의 데이터를 효율적으로 복호 하는 방법에 대해 경북 문경시 경천호에서의 실제 수중 실험을 통하여 성능을 분석하였다.

• 한국인터넷방송통신학회논문지
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• 제16권2호
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• pp.63-70
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• 2016

본 논문은 위성 방송 시스템 표준안인 DVB-S3(Digital Video Broadcasting - Satellite)에서 전송률을 높이기 위해 제안되는 Nyquist rate 보다 빠르게 전송하는 FTN(Faster Than Nyquist) 기법과 LDPC(Low Density Parity Code) 부호간의 연접 부호기 구성 시, 인접 심볼간 간섭을 최소화하면서 전송률을 높이기 위한 효율적인 터보 등화 복호 방법을 제안한다. 본 논문에서는 기존의 FTN 복호 방식인 SIC(Successive Interference Cancellation) 기법을 이용한 복호 기법과 BCJR 등화기법에 관하여 소개하고, 두 기존 방식의 문제점을 해결하기 위한 새로운 기법을 제안한다. 본 논문에서는 FTN 신호를 복호하기 위해 LDPC 복호 신호를 분리된 외부 입력값을 BCJR 등화기와 연접하여 계산하여 반복 복호한다. 기존의 두 방식과 본 논문에서 제안하는 방식을 AWGN(Additive White Gausiian Noise) 채널 환경에서 시뮬레이션하여 성능을 비교한 결과, 기존의 방식과 비교하면 성능이 향상됨을 알 수 있다.